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四位抢答器
设计一个可容纳四组参赛的数字式抢答器，每组设一个按钮供抢答使用。抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用；设置一个主持人“复位”按钮，主持人复位后，开始抢答，第一答对一次加1分，答错一次减1分
- 2022-03-26 08:47:21下载
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fen pin qi
半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！-fen pin qi
- 2022-02-01 02:05:40下载
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基于FPGA的数字频率计设计
使用飓风开发板，完成了100M，频率计设计，并可在数码管显示
- 2022-02-25 11:23:58下载
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quanjiaqi
4 级流水方式的8 位全加器。。。。。。(Way flow of 4 full adder 8. . . . . .)
- 2009-04-29 15:48:35下载
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add(FLP)
一个32位元的浮点数加法器，可将两IEEE 754格式内的值进行相加(A 32-bit floating-point adder can be both within the IEEE 754 format to add value)
- 2021-04-06 18:19:02下载
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interpolation_shaping_filter
内插成型滤波器的FPGA实现，可根据需要配置不同的内插倍数，Quarter II环境编译，可直接使用(Interpolation shaping filter FPGA, can be equipped with different interpolation factor, Quarter II compiler environment, can be used directly)
- 2013-11-12 21:13:46下载
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5-15
用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特(Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits)
- 2013-04-18 22:58:05下载
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AD7895
读取AD7895 的12位ADC转换值，连续读取方式，采样速率为20mS 一次。(Read the 12 bit ADC conversion value of AD7895.)
- 2018-10-20 12:34:24下载
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SDI_test
stratixIVGX，芯片4sgx230es，SDI测试完整工程，实现SDI的收发(stratixIVGX，SDI Receive and Transmit)
- 2011-12-12 14:57:53下载
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fpga_ofdm
这是篇<基于FPGA 的OFDM 宽带数据通信同步系统设计与实现>, 觉得甚是有用，大家共同学学。(This is the article <FPGA-OFDM-based broadband data communication systems design and implementation of synchronous> that even be useful, we all learn together.)
- 2007-06-13 00:02:43下载
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