5-15
于 2013-04-18 发布
文件大小:7KB
0 65
下载积分: 1
下载次数: 5
代码说明：
用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特(Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits)
下载说明：请别用迅雷下载，失败请重下，重下不扣分！
发表评论
