网站首页

CODE_VHDL_COUNTING 0 到 9，使用按钮 (Đếm 慈 0 đến 9 hiển 施耐 1 带领 7 đoạn sử dụng nút nhấn để điều khiển)

于 2022-07-25 发布文件大小:250.33 kB

 0  45

下载积分: 2 下载次数: 1

我要下载

代码说明：

CODE_VHDL_COUNTING 0 到 9，使用按钮 (Đếm 慈 0 đến 9 hiển 施耐 1 带领 7 đoạn sử dụng nút nhấn để điều khiển) Với bài này tôi sử dụng một nút nhất để một nút nhấn đế bắt đầu đếm dữ liệu 将重置。

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

word_aligner_8bit_test
CMV2000的对齐模块，适用于其他对齐模块，自行修改(CMV2000 alignment module, suitable for other alignment modules, self-modifying)

2020-06-16 07:00:01下载

积分：1
16ChannelDeserializer
LVDS De-serialization

2019-06-20 14:53:25下载

积分：1
FpMultiplier
说明：可调矩阵，最大32*32位浮点数乘法矩阵及仿真。(32*32 floating multiplication matrix)

2021-02-09 00:25:23下载

积分：1
Verilog编写的简单异步串口完全原创，站长请查看内容
Verilog编写的简单异步串口完全原创，站长请查看内容-Verilog prepared by the simple asynchronous serial completely original, the station can be accessed content

2022-12-27 19:05:04下载

积分：1
一个用vhdl硬件描述语言实现的一个比较简单的除法器
一个用vhdl硬件描述语言实现的一个比较简单的除法器-an divider using vhdl

2022-05-15 11:56:12下载

积分：1
VHDL产生时钟50分频程序，供初学者参考
VHDL产生时钟50分频程序，供初学者参考-VHDL generated clock frequency of 50 procedures, the reference for beginners

2022-03-06 08:34:20下载

积分：1
电梯控制记忆，上升下降停站超载报警故障.....。
电梯控制记忆，上升下降停站超载报警故障.....。-Verilog EDA dianti

2023-06-16 03:50:04下载

积分：1
uart
uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)

2020-06-20 20:00:02下载

积分：1
proj-ASC
simple microprocessor that gives the greatest common divisor of 2 (4bit) numbers

2014-11-05 06:32:53下载

积分：1
Serial_Adder
注意：是verilog语言写的一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加(Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder)

2020-10-30 20:09:55下载

积分：1

696518资源总数
104305会员总数
11今日下载

CODE_VHDL_COUNTING 0 到 9，使用按钮 (Đếm 慈 0 đến 9 hiển 施耐 1 带领 7 đoạn sử dụng nút nhấn để điều khiển)

0 个回复

热门标签

热门下载