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使用 nios 和 verilog hdl tcp/ip 通信通过使用来创建 DM9000A，它可以起到 5 Mb/s
使用 nios 和 verilog hdl tcp/ip 通信通过使用来创建 DM9000A，它可以工作到 5 Mb/s 我已经用它在 DE2 板，你下载它和可以将复制到您的项目，然后使用它直接
- 2022-02-06 17:53:00下载
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sos_module
用FPGA实现sos摩尔密码，即输出电平信号短长短。就是有次序的控制输出莫斯密码的“点”，“画”和“间隔”。而 control_module.v 是一个简单的定时触发器，每一段时间都会使能sos_module.v。(Realized by FPGA sos mole password, the output signal level of short duration. There is a sequence of output control points Moss password, painting and intervals. And control_module.v is a simple timer triggers, each period of time will enable sos_module.v.)
- 2016-09-20 16:26:29下载
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400rdm
说明： 用于FPGA的学习，大家值得借鉴，可以好好学习一下(this is for fpga and you can use this.)
- 2020-06-16 15:20:02下载
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基于MAX485芯片的RS485通信Verilog代码
经过FPGA调试，可以运行。但是不同版本的Quarters软件，在仿真编译上会有问题，可以引用源码，自己再修改设计。此方案只是简单的设计方案，可以在此基础上增加更详细的功能，仅供初学者参考设计。
- 2022-02-11 20:45:57下载
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循环码的verilog编码程序
(7,4)循环码的verilog编码程序，（7，4）循环码的verilog译码程序((7,4) cyclic code Verilog coding procedures, (7,4) cyclic code the verilog decoding procedure)
- 2020-06-27 02:00:02下载
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三八译码器
verilog编写的程序实现三八译码器功能，输入为3位，输出为8位，实现选择的功能。
verilog编写的程序实现三八译码器功能，输入为3位，输出为8位，实现选择的功能
- 2022-02-22 13:23:45下载
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Continuous_delay_control_Farrow
matlab代码，利用Farrow结构设计分数延时滤波器，滤波器阶数和个数可分别进行设置，利用最大最小准则近似(Matlab code, using Farrow structure design fractional delay filter, filter order and number can be set separately, using the maximum and minimum criterion approximation.)
- 2019-06-14 09:10:59下载
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MPSK-modulation-and-demodulati
MPSK调制与解调VHDL程序源代码与仿真(MPSK modulation and demodulation process and VHDL source code and simulation)
- 2014-02-28 15:23:56下载
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微型 sd 卡 interface（sdmode）
本代码实现了sd卡接口驱动功能，实现了在sdmode下50Mbps的读写速率，也可以通过添加额外的命令来实现100Mbps的速写速率，而文件系统的实现可以在本接口的基础上来轻松完成，从而实现针对你的应用所需要的功能，本代码非常易读，大家可以轻松看懂！
- 2022-10-23 06:50:04下载
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interr_timer0
interruption routine for PIC16F877
- 2009-12-30 00:43:05下载
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