登录
首页 » VHDL » DDS调试心得,VERIOLG 各HDL和VHDL语言的DDS调试方法

DDS调试心得,VERIOLG 各HDL和VHDL语言的DDS调试方法

于 2022-06-26 发布 文件大小:52.25 kB
0 78
下载积分: 2 下载次数: 1

代码说明:

DDS调试心得,VERIOLG 各HDL和VHDL语言的DDS调试方法-DDS debugging experience, VERIOLG the HDL and VHDL languages DDS debugging method

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • New-Folder
    to learn bout development of vhdl code
    2014-03-15 16:21:38下载
    积分:1
  • 用VHDL语言编写的AT24C02程序,并用数码管显示,本程序已经经过本人测试过,很好用...
    用VHDL语言编写的AT24C02程序,并用数码管显示,本程序已经经过本人测试过,很好用-The AT24C02 is available VHDL language program, and use digital tube display, this procedure has been tested himself, very good to use--
    2022-04-22 03:40:31下载
    积分:1
  • FIR滤波器高达128倍
    FIR filter up to 128x
    2022-03-18 11:25:20下载
    积分:1
  • dds_vhdl
    DDS的VHDL程序,相当好,值得下载,共享才是王道(DDS, VHDL program is quite good, worth downloading, sharing is king)
    2012-06-03 22:52:55下载
    积分:1
  • dct1d核心的FPGA实现
    应用背景为了实现良好的压缩性能,相关性颜色分量RGB颜色空间转换到去相关的色彩空间首先减少。在基线JPEG,一个RGB图像转化成亮度chrominancc如YCbCr颜色空间。将图像的亮度色度空间的优势的亮度和色度分量非常不相关彼此之间。此外,色度通道包含大量冗余信息可以很容易地被采样不牺牲任何视觉质量对于重建图像。从RGB到YCbCr的转换,是基于以下的数学表达:关键技术应用DCT变换,将图像划分成8´8像素块。如果原始图像的宽度或高度是不能被8整除,编码器必须整除。8´8块进行处理,从左到右,从上到下。和公司;及;及;及;及;及;及;及;及;DCT变换的像素值的空间频率。这些空间频率是非常相关的细节目前在一个图像的水平。高空间频率对应于高层次的细节,而较低频率对应于较低的细节层次。数学定义DCT是:
    2022-07-03 22:27:28下载
    积分:1
  • verilog编写的1024点的fft快速傅立叶变换代码
    说明:  FFT 1024 point, in 10 state
    2020-12-18 20:29:11下载
    积分:1
  • sdio_slave
    SDIO slave verilog code
    2021-03-26 15:39:13下载
    积分:1
  • A-VLSI-PROGRESSIVE-CODING-FOR-WAVELET-BASED-IMAGE
    this is fpga based vhdl coding and report for wavlet based image compression in vhdl
    2012-01-13 18:00:29下载
    积分:1
  • PS2_kebord_controller
    PS2键盘控制器的VHDL源码,用FPGA直接读取键盘的输入并显示。(PS2 keyboard controller VHDL source code, with a direct FPGA to read keyboard input and displayed.)
    2010-10-15 18:13:27下载
    积分:1
  • Circular_Buffer,流水线型多位缓存器,verilog语言描述。通过modelsim 6。0仿真,quartus 综合通过。...
    Circular_Buffer,流水线型多位缓存器,verilog语言描述。通过modelsim 6。0仿真,quartus 综合通过。-Circular_Buffer, type a number of buffer lines, verilog language description. Through modelsim 6. 0 simulation, quartus integrated through.
    2022-05-10 23:14:10下载
    积分:1
  • 696518资源总数
  • 104298会员总数
  • 46今日下载