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D 触发器
我们已在 verilog (硬件描述语言) 实施 D 触发器。该代码被合成模拟在 Xilinx ISE 设计套件 14。
- 2022-09-06 09:55:03下载
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UART_RS232_Altera
在Altera开发板上实现RS232串口通信,平台为CycloneII,可通过QuartusII软件修改引脚移植到其它平台(Realize RS232 serial communication on Altera development board, platform for CycloneII, through software QuartusII modify pin portable to other platforms)
- 2016-03-25 20:29:04下载
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基于Xilinx的分频器设计
很简单的一个分频器设计,不过不光是分频器,里面还加入了一些其他功能,e.g.七段译码管,138译码器等元素
- 2023-03-06 03:10:03下载
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fpga spimaster
基于fpga的spi master testbench, 适合初学者
- 2022-03-26 06:47:31下载
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AD9267的FPGA参考设计
AD9267 10bit 640MSPS高速ADC的FPGA参考设计
Verilog语言实现
包含Xilinx ISE12.2工程
- 2023-01-04 17:30:03下载
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基于FPGA的 图像边缘检测 的相关代码和仿真图
基于FPGA的 图像边缘检测 的相关代码和仿真图
- 2023-01-18 02:40:03下载
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FUZZY
verilog 模糊PID 通过修改MIF文件 可以完成单个参数整定(FUZZY pid by verilog HDL)
- 2020-08-05 09:18:34下载
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FPGA-basedhardwareimplementationofneuralnetworks
基于FPGA的神经网络硬件实现中的关键问题研究,适合用fpga研究神经网络的工程人员参考(FPGA-based hardware implementation of neural networks in the study of key issues for research with neural networks fpga reference works)
- 2009-04-15 05:44:09下载
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ber_tester_m
基于FPGA的误码测试仪 (已注释)
--锁相环-M序列生成模块--数据接口模块-
--模拟信道模块---本地M序列生成模块--同步模块--误码统计模块--显示模块-(FPGA-based BER tester)
- 2020-10-28 11:39:58下载
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password
verilog代码实现的数字密码锁。通过4个并行的10位移位寄存器,分别记录在时钟上升沿时A,B,C,D的输入情况,比如某上升沿输入A,相应时刻A对应的移位寄存器输入1,其他三个移位寄存器输入都为0.另外4个并行的10位寄存器记录密码。这样,密码锁不仅可以识别字符数量,还可以判断出字符的输入次序。(verilog code of digital lock. By four parallel 10-bit shift register, respectively, recorded in the clock rising edge A, B, C, D of inputs, such as a rising edge of input A, the corresponding moments A 1 corresponding to the input shift register, the other three shift bit register inputs are 0. another four parallel 10-bit registers record the password. This lock can not only identify the number of characters, you can also determine the character of the input sequence.)
- 2011-10-18 21:45:45下载
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