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基于AHB的SDRAM Verilog代码
该代码为基于AHB总线的SDRAM Verilog代码，对于进一步理解AHB协议有很大帮助，非常适合AMBA的初学者
- 2022-04-27 15:05:28下载
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8b10b
8b10b编解码，用于光通信和千兆以太网，verilog编写，已验证(8b10b codec for optical communications and Gigabit Ethernet, verilog prepared Verified)
- 2021-01-27 09:48:41下载
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VGA_1
VGA显示原理与VGA时序实现论文,详细介绍了VGA的原理
(Principle and VGA VGA display timing to achieve paper, detailing the principles VGA)
- 2021-04-27 17:58:44下载
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lcd
1602是目前最常用的显示器件，本例是通过verilog 代码实现1602的显示(1602 display)
- 2011-01-04 14:10:31下载
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verilog_DATA_displays
使用verilog语言，滚动显示“verilog”字符串程序代码及相关说明(Using verilog language, scrolling display " verilog" string code and instructions)
- 2014-01-16 10:49:55下载
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伺服电机主控制系统简单模拟实现
伺服电机主控制模块输入输出特性的简单模拟实现，输入目标电压及反馈的当前电压，输出对电机的控制脉冲波形(The simple simulation of the input and output characteristics of servo motor main control module, the input is target voltage and feedback is the current voltage, the output is the motor control pulse waveform)
- 2017-07-25 11:16:26下载
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bt656p
说明： BT656 时序, 逐行, 分辨率1280*960@25Hz(BT656 time series, row by row, resolution 1280*960@25Hz)
- 2020-12-09 12:09:19下载
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StopWatch
This is a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.
- 2013-10-04 00:53:49下载
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Project7_5
基于fpga状态机的交通灯设计，亮灯时间自己修改，程序简单易懂。(Traffic light design based on FPGA state machine, light time self-modifying, the program is simple and easy to understand.)
- 2020-06-18 04:00:01下载
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使用 fifo 来交换不同的时钟
这个项目是一个简单的 ISE14.7 项目，使用 fifo 缓冲区不同 clk 区的资料。我们也做了模拟 ISim 嵌入到 ISE14.7 中。事实上，我们可以做它没有相同宽度提取。写时钟到 fifo 是 62 MHz，而读的时钟是 16.368MHz.In 这个项目，我们做模拟只是为了验证是否提取数据是否正确与否。结果表明，有时每三点，提取了一个样品;有时每四点，提取了一个样本。
这个项目可能在 GPS navagition 系统中使用。
- 2022-02-04 13:36:02下载
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