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FPGA_Cordic_Atan_A
串行流水线格式:使用COrdic 算法计算反正切:向量模式下求角度 16bit :数据全部补码格式 (Serial line format: Use COrdic algorithm arctangent: seeking angle vector mode 16bit: full complement data format)
- 2014-10-13 20:55:52下载
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VHDL achieve a frequency measurement of dollars, development environment for any...
一个vhdl实现的测频计,开发环境为任何支持vhdl语言的厂商提供的开发环境
-VHDL achieve a frequency measurement of dollars, development environment for any VHDL language support for manufacturers of the development environment
- 2022-01-28 17:39:53下载
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电子设计自动化中的计数器的实现程序,基于VHDL语言完成的
电子设计自动化中的计数器的实现程序,基于VHDL语言完成的-Electronic design automation in the realization of counter procedures, based on the VHDL language completed
- 2023-05-13 11:25:03下载
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IRIG_DC_Decoder
IRIG_B解码器,直接解码IRIG_B DC(IRIG_B decoder)
- 2021-04-09 16:58:59下载
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VHDL实现 8051 CPU核 Oregano Systems 8
VHDL实现 8051 CPU核 Oregano Systems 8-bit Microcontroller IP-Core-VHDL 8051 CPU nuclear Oregano Systems 8-bit Mic rocontroller IP-Core
- 2022-01-21 00:52:30下载
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抢答器的VHDL语言设计 他的基本功能是,在四组参赛的情况下,首先抢答的发出抢答信号,此时其它抢答电路失去控制作用,在优先抢答的要在固定时间进行答题,否则直接扣一分
四路控制抢答器模块设计 他的基本功能是,在四组参赛的情况下,首先抢答的发出抢答信号,此时其它抢答电路失去控制作用,在优先抢答的要在固定时间进行答题,否则直接扣一分
- 2022-03-01 02:26:23下载
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开发系统上采用的时钟信号的频率是20MHz,可分别设计计数器对其计数,包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出,这样就构成了一个电子日历和时钟...
开发系统上采用的时钟信号的频率是20MHz,可分别设计计数器对其计数,包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出,这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值,还应包含设定计数初值的电路-Development system using the clock signal frequency is 20MHz, the design can be counter to its count, including seconds, minutes, hours, days, weeks, months and years. At every level to show the output, thus constitutes an electronic calendar and clock models. Can also adjust the order value, should also be included in setting the initial count circuit
- 2022-08-07 06:47:58下载
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FPGA-DSP
FPGA数字信号处理实现原理及方法的例程(FPGA digital signal processing principle and method routines)
- 2017-05-31 10:36:17下载
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CXFlt
通信系统中的基带信号处理中的成型滤波器代码,已经通过编译。(Communication system baseband signal processing shaping filter code, has passed the compilation.)
- 2015-03-24 09:43:05下载
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USB 1.1 IP
USB 1.1 IP-CORE和设计范例 VHDL源代码-Sample program for USB1.1 IP core design, VHDL source code
- 2022-05-24 18:47:17下载
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