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scope_VGA
利用IIC接口的4路 ADC max1037，采集思路信号，通过在FPGA内部的构建DeltaSigma DAC软核，在VGA液晶显示屏上显示波形。 (IIC interface 4-way ADC max1037, collecting ideas signal the FPGA internal build DeltaSigma DAC soft-core VGA LCD display waveforms.)
- 2012-07-24 00:41:29下载
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yiweijicunq
说明： 16位右移位寄存器
下面描述的是一个位宽为16位的右移位寄存器，实际具有环形移位的功能，是在右移位寄存器的基础上将最低位的输出端接到最高位的输入端构成的。其功能为当时钟上升沿到达时，输入信号的最低位移位到最高位，其余各位依次向右移动一位。(16-bit right shift register
The following description is a right shift register with a bit width of 16 bits. It actually has the function of circular shift. It is based on the right shift register, which connects the lowest bit output terminal to the highest bit input terminal. Its function is that when the rising edge of the clock arrives, the lowest displacement of the input signal reaches the highest position, and the rest of you move one bit to the right in turn.)
- 2020-08-18 09:58:21下载
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uart_tx
FPGA UART 发送端程序 verilog语言编写
9600波特率 实用(UART transmit side program verilog language 9600 baud)
- 2013-08-14 16:33:34下载
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verilog编写的具有奇偶校验uart发送模块
verilog编写的uart发送模块，起始位，数据位，可选择的奇偶校验位，停止位。仿真可用
- 2023-01-07 04:15:04下载
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FPGA-Design
自己搜集的一些FPGA指南教程，包括一些高工们的经验之谈、设计原则，目前正在学习，有一定帮助，分享给大家(Gather their own of some FPGA guide tutorial, including some senior engineers are the voice of experience, design principles, are learning to have some help, to share to everyone)
- 2012-11-06 10:58:54下载
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8B_10BENCODER
基于8B10B的编解码模块的设计，使用verilog HDL语言，具有实用价值。(8B10B encoder)
- 2014-05-23 16:39:25下载
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syn
载波同步的verilog代码，是新手学习同步的最佳选择，值得推荐。(Verilog code carrier synchronization, synchronization is the best choice for novices to learn, it is worth recommending.)
- 2021-01-08 09:48:51下载
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ALU con operaciones de suma · · 雷斯塔
》 后简单 que 准许 observar la programación de diversas funcionalidades en una ALU en verilog 的 usando instrucciones de 》 后 muy 明了。
- 2022-02-11 23:41:42下载
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SERDES_handbook
SERDES资料，包括reliability_handbook,serdes_handbook,serdes_introduction(SERDES doc,include reliability_handbook,serdes_handbook,serdes_introduction)
- 2017-01-12 18:28:41下载
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浮点乘法Verilog FPGA
数字乘法器，作为现代计算机中必不可少的一部分，其设计工作越来越受到人们的重视。本文采用硬件描述语言verilog HDL设计了一个基于补码一位乘法的浮点乘法器，设计功能完善，灵活性较好。理论依据包括浮点运算和补码一位乘法运算。本文对开发环境，测试环境做了简要介绍，并对设计过程进行了详细的描述分析，使用Modelsim软件的Simulator模块进行了功能仿真
- 2022-04-20 01:40:28下载
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