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LED 闪烁的VHDL代码
LED闪烁的VHDL代码
- 2022-07-28 10:23:55下载
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用 vhdl 实现的 nand 闪存
这一计划表明它是如何在如此逻辑门是门NAND，什么它NAND它是结合两个闸门之一，并没有。
- 2023-01-21 23:35:04下载
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1路视频光端机的接收端，VHDL源码，使用全FPGA芯片的硬件，内建解帧、时钟、DESERDES...
1路视频光端机的接收端，VHDL源码，使用全FPGA芯片的硬件，内建解帧、时钟、DESERDES-PDH a video of the receiving end, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
- 2022-04-30 11:01:06下载
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ask调制，基于VHDL仿真平台，解调同样给出，此程序经过验证
ask调制，基于VHDL仿真平台，解调同样给出，此程序经过验证-ask modulation, based on VHDL simulation platform, demodulator is the same, this procedure proven
- 2022-02-07 06:59:29下载
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ModelSim_
FPGA编写环境，具有仿真容易，软件内存小的特点(FPGA authoring environment, with easy simulation software features small memory)
- 2013-07-24 19:20:57下载
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完成一个FIR数字滤波器的设计。要求：
1、 基于直接型和分布式两种算法。
2、 输入数据宽度为8位，输出数据宽度为16位。
3、 滤波器的阶数为1...
完成一个FIR数字滤波器的设计。要求：
1、 基于直接型和分布式两种算法。
2、 输入数据宽度为8位，输出数据宽度为16位。
3、 滤波器的阶数为16阶，抽头系数分别为h[0]=h[15]=0000，h[1]=h[14]=0065，h[2]=h[13]=018F，h[3]=h[12]=035A，h[4]=h[11]=0579，h[5]=h[10]=078E，h[6]=h[9]=0935，h[7]=h[8]=0A1F。
-Completion of a FIR digital filter design. Requirements: one, based on the direct type and distributed two algorithms. 2, input data width of 8, the output data width of 16. 3, filter order of 16 bands, tap coefficients for h [0] = h [15] = 0000, h [1] = h [14] = 0065, h [2] = h [13] = 018F , h [3] = h [12] = 035A, h [4] = h [11] = 0579, h [5] = h [10] = 078E, h [6] = h [9] = 0935, h [7] = h [8] = 0A1F.
- 2022-10-24 20:10:03下载
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color_bar
彩条产生程序。。。。720p需添加74.25M时钟(colorbar generation. need 74.25mhz clock if 720p gen)
- 2020-06-22 06:20:01下载
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xilinx_edk_9.2_crack
xilinx edk 9.2 破解器/注册机(xilinx edk 9.2 crack)
- 2021-03-29 15:09:10下载
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DCM_SP
数字时钟管理器，xilinx公司开发板集成时钟，实现分频、倍频等功能。(Digital clock managers, xilinx development board integrated clock divider, multiplier, and other functions.)
- 2021-02-19 09:59:44下载
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BOOTH
基于BOOTH的32位快速乘法器的设计源码-BOOTH-based 32-bit fast multiplier design source
- 2022-02-16 09:50:44下载
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