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拔河电路的设计
VHDL拔河电路的设计 基于cyclone V
VHDL拔河电路的设计 基于cyclone V
VHDL巴赫电路的设计 基于cyclone V
VHDL巴赫电路的设计 基于cyclone V
VHDL巴赫电路的设计 基于cyclone V
- 2022-07-16 17:58:29下载
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RAM存储器： 设定16 个8 位存储单元。如果read= 1 则dataout<=mem(conv_integer(address)). 如果write
RAM存储器： 设定16 个8 位存储单元。如果read= 1 则dataout
- 2022-08-05 20:01:41下载
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Cadence-Allegro-PCB-SI
利用Cadence Allegro PCB SI进行SI仿真分析(Performed using the Cadence Allegro PCB SI SI simulation analysis)
- 2013-08-06 22:17:46下载
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Code
用于数字积分器的设计，主要涉及VHDL、Verilog等FPGA编程语言。(Design of Digital Integrator)
- 2011-11-23 21:31:03下载
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hidejj
实现线性反馈移位寄存器的verilog实现(lfsr use verilog for the zip)
- 2017-08-02 14:23:12下载
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bpsk-qpsk
this is bpsk code in matlab
- 2011-10-20 02:49:32下载
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VHDL的循环冗余校验发生器和接收器
VHDL cyclic redundancy check generator und receiver
- 2022-01-23 11:24:26下载
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forwarding
浙江大学体系结构实验课代码，5级流水线实现旁路和停顿(5-stage pipeline to achieve realization of the bypass pipeline bypass pause 5 pause)
- 2020-09-26 12:07:46下载
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介绍了基于Altera 公司的CPLD 芯片FL EX10 K,以及利用VHDL 语言实现多位二进
制码转换成8421BCD 码的原理、设计思路和软件实现。...
介绍了基于Altera 公司的CPLD 芯片FL EX10 K,以及利用VHDL 语言实现多位二进
制码转换成8421BCD 码的原理、设计思路和软件实现。-Introduction based on Altera
- 2022-02-16 07:54:31下载
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shiyanc
说明： 希望对VHDL的学习大家有帮助，望大家指出错误，浮想交流！(We want to learn VHDL help, hope you point out an error, daydreams exchange!)
- 2011-04-14 09:10:28下载
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