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SDRAM程序控制器

于 2022-03-13 发布文件大小:3.11 MB

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代码说明：

本文针对如今我国视频监控的需要，设计并完成了一种基于FPGA芯片的视频监控系统。该系统使用Verilog HDL语言描述整个硬件架构，使得系统性能更为稳定，操作更为简单。该系统通过OV7670摄像头获取图像数据从CMOS图像传感器引入FPGA，并编写了总线接口以便将数据交给Nios Ⅱ处理器处理。经过FPGA采集、

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CPU_Verilog
此代码完成了流水线CPU的设计。其中有ALU，控制模块，UART等verilog代码。(This code completes the design of pipelined CPU)

2017-07-06 19:45:33下载

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abi123
encoding and decoding of audio signal

2013-02-02 18:59:16下载

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ahb slave code
它支持ahb接口它是一个内存模型，当传输完成时给出正常响应，当发现地址超出范围时给出错误响应

2022-03-07 13:35:13下载

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FPGAshixu
FPGA经验总结：时序是设计出来的我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。(FPGA Experience: Timing is designed to do the detailed design of our time, for some signal timing will certainly make some adjustments, but adjust this timing can only spread to up to this level of the module, but not affect the whole design.)

2015-03-13 10:27:51下载

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turbo[1].tar
turbo码的verilog程序，有意者请下载。(turbo code verilog procedures Interested parties please download.)

2021-01-14 17:58:46下载

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FIFO
Verilog HDL语言编写异步FIFO(Verilog HDL language, asynchronous FIFO)

2012-05-31 15:13:21下载

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atom.2007.12.tar
Cores are generated from Confluence a modern logic design language. Confluence is a simple, yet highly expressive language that compiles into Verilog, VHDL, and C

2008-05-12 10:13:23下载

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freq
vhdl八位十进制数字频率计的设计，顶层和数码管扫描模块(vhdl eight decimal digital frequency meter design, top-level and digital tube scanning module)

2012-10-09 15:09:22下载

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SystemC-UART
基于SystemC的Uart模型-----文档(SystemC the Uart model of----- document)

2013-01-24 16:41:35下载

积分：1
IIC
fpga实现的IIC通信的例程，注释很详细(fpga implementation of serial communication routines, comments in great detail)

2021-03-24 16:29:15下载

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