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JOP kernel, which is the core of the core, the Chinese can not find basic inform...
JOP的内核文件，这是核心的核心，中文资料基本找不到-JOP kernel, which is the core of the core, the Chinese can not find basic information
- 2022-07-20 02:09:37下载
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基于FPGA的交通控制器
设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器： 1) 主、支干道各设有3个方向的绿、黄、红指示灯（左转、直行和右转），每个行驶方向均配有时间显示数码管；2) 主干道处于常允许通行状态，而支干道有车来才允许通行（由外部信号通知）。3) 当主、支道均有车时，两者交替允许通行，主干道每次放行90s，支干道每次放行60s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5s黄灯作为过渡，并进行减计时显示。
- 2022-02-26 08:00:04下载
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ANC_LMS
verilog描述的基于LMS的自适应噪声消除器ANC算法。用于数字音频处理。(The verilog Description LMS-based adaptive noise canceller ANC algorithm. For digital audio processing.)
- 2012-10-29 21:43:33下载
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sd_vga_photo
fpga读取sd卡内容并且通过vga接口在显示器上显示图片(fpga read sd card contents and by vga interface to display pictures on the monitor)
- 2016-04-18 13:53:44下载
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ZBT-sram控制器VHDL.doc
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-- Company: VISENGI S.L. (www.visengi.com) - URJC
FRAV Group (www.frav.es)
-- Engineer: Victor Lopez Lorenzo (victor.lopez (at)
visengi (dot) com)
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-- Create Date: 12:39:50 06-Oct-2008
-- Pr
- 2022-03-02 23:54:43下载
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使用CPLD进行驱动电机演示，使用硬件编程语言，适合初学者
使用CPLD进行驱动电机演示，使用硬件编程语言，适合初学者-use of motor-driven CPLD for a demonstration of the use of hardware programming language, suitable for beginners
- 2023-01-01 07:05:08下载
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reversible-squarer
it is hybrid squarer circuit which will be designed using reversible gates which having les hardware complexity with compared to the conventional gates
- 2015-04-21 15:05:54下载
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Verilog written procedures for counting frequency meter module,
verilog写的频率计程序的计数模块,-Verilog written procedures for counting frequency meter module,
- 2022-03-20 18:03:19下载
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用verilog写的很好的cpu core
用verilog写的很好的cpu core-using Verilog write a good cpu core
- 2023-06-03 16:40:03下载
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mux1
mux one hwich is teh best knwo progerma i n the workdl and ist is the
- 2010-01-25 22:13:37下载
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