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基于BASYS2模60计数器
资源描述
利用实验板实现模六十计数，即00—01—02—03—04—…59—00—01…，并在Basys2实验板的AN1~AN0或（LD7~LD0）上显示。
下载配置文件到实验板BASYS2上，观察验证实验现象。
使用verilog语言设计实现---模六十计数器
- 2023-02-17 20:45:03下载
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uartuart
uartuartuartuartuartuartuart 基于安排不
- 2022-02-09 16:34:47下载
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DE2_CCD_sobel
通过摄像头图像的提取，在FPGA开发板上实现的，主要实现了图像轮廓的提取(Extraction of the image through the camera, in the FPGA implementation of the development board, the main achievement of the image contour extraction)
- 2020-07-22 17:48:45下载
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展位乘数
光滑的乘法 ；算法是 ；乘法 ；算法，将两个带符号的二进制数的补码表示法。该算法是由安得烈唐纳德发明的展位 ； ；1950在伯克贝克学院在布卢姆斯伯里研究晶体学，伦敦
- 2022-03-17 06:55:54下载
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ofdm_baseband_design_basedon_fpga
基于Xilinx FPGA的OFDM通信系统基带设计一书的源代码 (this is source code from a book)
- 2013-06-13 22:13:52下载
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TCD1304_drive
FPGA驱动TCD1304AP线阵CCD，并经采集将数据通过串口传输至上位机(FPGA drives TCD1304AP linear CCD, and by collecting the data transmitted through the first bit machine serial)
- 2021-05-15 18:30:02下载
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三维小波变换
三维离散小波变换的代码
- 2022-03-06 08:50:16下载
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deng
HDL verilog 电子密码锁 输入错误后有报警 输入正确后有提示(HDL Verilog electronic code lock input errors have prompted alarm input is correct)
- 2012-06-27 19:25:53下载
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EWB
软件的使用程序并附上开发板的原理图,希望对你是一个很好的帮助!其中内容为:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机,(very good)
- 2009-03-06 12:54:19下载
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exercise3
用verilog实现dsp与Fpga接口的同步设计，其功能包括读写操作及四个功能模块，采用两个fifo实现不同时钟域的地址与数据的转换，在quartus ii11.0环境下运行，运行此程序之前需运行将调用fifo。(Dsp using verilog achieve synchronization with Fpga interface design, its features include read and write operations and four functional modules, using two different clock domains to achieve fifo address and data conversion in quartus ii11.0 environment to run, run this program required before running calls fifo.)
- 2013-08-30 11:12:09下载
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