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VHDL-Code-For-Full-Adder-By-Data-Flow-Modelling
VHDL Code For Full Adder By Data Flow Modelling
- 2013-11-08 00:39:04下载
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i2c-configure-SAA7113
i2c配置SAA7113，非常有用的程序，做视频采集类必看(i2c configure SAA7113)
- 2013-12-25 16:37:37下载
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sp6des
串行数据开发实用代码， 适合初级学习者使用 很不错(Serial data to develop a practical code for primary learners use very good)
- 2013-01-10 14:54:11下载
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1、ps/2键盘输入，通过led显示ascii码
2、稍等1s可以在lcd上显示输入的字符
3、其中键盘上的backspce键是用来清屏的
4、当l...
1、ps/2键盘输入，通过led显示ascii码
2、稍等1s可以在lcd上显示输入的字符
3、其中键盘上的backspce键是用来清屏的
4、当lcd上显示满字符时，在按下按键自动清屏，从第一行显示。-1, ps/2 keyboard input, through the led display ascii code 2, wait 1s in the lcd display characters input 3, which backspce keys on the keyboard was required to settle the screen 4, when the lcd display full of characters, the press the button automatically Qing-ping, from the first line of display.
- 2022-01-31 12:27:49下载
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开发环境：maxplus2 a/d convortor
开发环境：maxplus2 a/d convortor-development environment : maxplus2 a/d convortor
- 2022-01-25 17:46:05下载
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一个有效的高吞吐量的FPGA的AES实现多千兆位协议
应用背景在本文中，我们提出了一种高效的非流水线式AES-128实现高实施吞吐量，以便它可以使用在千兆协议。我们实现我们的AES-128加密设计在Xilinx Virtex-7 FPGA解密了4.86 Gbps的5.30/ ECB模式和5.23/4.84吞吐量在CBC模式Gbps。关键技术由于高吞吐量的要求加密信道的体系结构，一种高效的实施硬件是必要的。这可以实现通过使用高端可重构智能利用平台。实现令人信服的高吞吐量，一高效的非流水线式的先进实现数据加密标准（AES）和密钥长度为128比特，用于千兆位现场可编程门阵列（FPGA）协议提出。
- 2022-11-26 08:05:03下载
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uart
9针的rs232与fpga之间的串口通信源程序(Rs232 9 pin serial communication with the source between fpga)
- 2011-08-22 17:57:52下载
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四位静态数码管控制器，含详细的中文注释，ＶＥＲＩＬＯＴ源码．...
四位静态数码管控制器，含详细的中文注释，ＶＥＲＩＬＯＴ源码．-4 static digital tube controller, with detailed notes in Chinese, VERILOT source.
- 2022-03-29 22:12:43下载
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Image-Compress-FPGA_DSP
比较详细的阐述了图像压缩的原理,并基于DSP和VHDL实现该系统,最后在FPGA上通过.(More detailed exposition of the principles of image compress, and VHDL-based implementation of the system, and finally in the FPGA.)
- 2013-11-13 15:17:01下载
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DE2_70_LTM_CCD
A design on a DE270 FPGA with the use of CCD: a camera DC2 and a TRDB LTM after reading from the SRAM.
- 2009-10-04 23:27:04下载
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