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verilog
lbus总线：一般是两个FPGA之间的相连接总线。或者其余器件与FPGA之间的数据总线。一般的时候会设计到双向数据总线。如何完成读写的控制？这里介绍一种简易稳定的处理方法。利用IOBUF完成双向总线。
- 2022-09-02 10:20:03下载
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widgets
CSS配合jquery制作完美漂亮的时钟，貌似在IE8下时钟不能获取时间啊！支持ie9、chrome、safari、firefox、opera （Chrome显示效果最佳，IE9下时钟无法工作）日历和骰子是原创，CSS3时钟并非原创但经过改良支持opera。数字日历的兼容性不错，圆形时钟就差点了，也希望一起交流，共同改进。(CSS with the jquery make perfect beautiful clock, seemingly in IE8 under the clock can not get the time ah! Support ie9, chrome, safari, firefox, opera (Chrome show the best results, the clock does not work under IE9) calendar and dice is original, CSS3 clock is not original but after improved support opera. Digital calendar compatibility is good, almost round the clock on, and also hope together, and work together to improve.)
- 2014-10-31 09:25:37下载
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v5_emac
以太网的FPGA程序实现以太网的FPGA程序实现以太网的FPGA程序实现(enternet verilog fpga)
- 2013-12-15 23:08:11下载
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StepperMotorDrivepinassign
stepper motor vhdl pin assignments and code
- 2011-08-12 23:15:46下载
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基于fpga的别踩白块儿
这是一个用verilog硬件描述语言写的FPGA上的别踩白块儿游戏，工程建立在altera的quartus ii上，由液晶屏显示画面，小键盘操控，提供了一种比较好的编程思路，可以根据该程序的思想写出更多的游戏作品。
- 2022-07-26 14:17:05下载
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dl.sh
linux cmd line download script
- 2012-03-15 02:51:11下载
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EEPROM_at25320a
Commponent for drivering EEPROM memory AT25320 from Avalon bus.
- 2013-11-22 00:04:04下载
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clock_FPGA_verilog
简易电子钟的设计（verilog HDL）(Simple design of the electronic clock (verilog HDL))
- 2012-11-03 10:35:49下载
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ethernet_100
Verilog，编写的udp收发程序，开发环境xilinx(Verilog, written UDP transceiver)
- 2020-10-29 21:09:57下载
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a
说明： 用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写(verilog ise divider)
- 2013-07-21 15:03:31下载
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