Vivado - IMDN 开发者社群

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arctan君。

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▍1. 通过DMA实现PL与PS之间通信

该工程实现了pl与ps之间通信，通过DMA的方式。

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2022-10-22发布

ZYNQ,vivado PL PS DMA ZYNQ,vivado PL PS DMA

▍2. ZYNQ7000第一个工程，helloworld完整程序工程

本例子实现从串口打印出“Hello World”，不涉及FPGA 端的开发，但是ZYNQ 的ARM和FPGA 开发是很密切，通过HelloWorld 可以熟悉FPGA 的开发环境。本例子会详细介绍怎样建立工程，之后的例子只讲解重要的部分，在阅读其他例子的时候如果不熟悉操作，可回头参考本章。

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2022-04-14发布

c,vivado ZYNQ c,vivado ZYNQ

▍3. pl_ps_dma工程文件

在VIVADO 2017.1里面见了pl与ps之间通信的工程例子，已经调试好的block。

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2022-02-10发布

VIVADO ZYNQ PL PS DMA VIVADO ZYNQ PL PS DMA

▍4. lab2

说明：使用vivado和Xilinx开发板实现抢答器，开发板为Xilinx Artix-7(Using vivado and Xilinx development board to achieve the responder, the development board is Xilinx artix-7)

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2021-04-23发布

VHDL/FPGA/Verilog Vivado

说明： FIFO: First in, First out 代表先进的数据先出，后进的数据后出。Xilinx 在 VIVADO 里为我们已经提供了 FIFO 的 IP 核, 我们只需通过 IP 核例化一个 FIFO，根据 FIFO 的读写时序来写入和读取FIFO 中存储的数据。(FIFO: first in, first out represents the first out of advanced data, and the last in data is the last out. Xilinx has provided us with the IP core of FIFO in vivado. We only need to instantiate a FIFO through the IP core, and write and read the data stored in FIFO according to the FIFO read-write timing.)

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2021-04-08发布

VHDL/FPGA/Verilog Vivado

▍6. FPGA_Based_CNN-master

说明： FPGA实现的CNN，使用verilog编程代码(CNN implemented by FPGA)

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2021-04-06发布

硬件设计 Vivado

▍7. zc706流水灯代码

xilinx zc706开发板，初学者用，zc706入门代码，流水灯设计(Xilinx zc706 development board for beginners, zc706 entry code, pipeline lamp design)

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2021-03-23发布

嵌入式/单片机/硬件编程 Vivado

▍8. zc706流水灯代码

说明： xilinx zc706开发板，初学者用，zc706入门代码，流水灯设计(Xilinx zc706 development board for beginners, zc706 entry code, pipeline lamp design)

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2021-03-23发布

嵌入式/单片机/硬件编程 Vivado

▍9. xilinx_usb_drivers_win10_x64

win10的xilinx usb驱动，较新版本(Xilinx USB driver for win10, newer version)

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2021-03-11发布

VHDL/FPGA/Verilog Vivado

▍10. xilinx_usb_drivers_win10_x64

说明： win10的xilinx usb驱动，较新版本(Xilinx USB driver for win10, newer version)

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2021-03-11发布

VHDL/FPGA/Verilog Vivado

▍11. integer_chao_fpga

通过FPGA实现整数阶混沌系统，通过定点数的方式，全并行。(The realization of integer order chaotic systems through FPGA)

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2021-02-20发布

VHDL/FPGA/Verilog Vivado

▍12. xapp1017-lvds-ddr-deserial

说明： LVDS Source Synchronous DDR Deserialization (up to 1,600 Mb/s)(xapp1017-lvds-ddr-deserial)

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2021-02-05发布

其他 Vivado

▍13. vivado2018+IPs

说明： Xilinx Vivado 2018 License File

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2021-01-19发布

VHDL/FPGA/Verilog Vivado

▍14. DATA_Scramble

扰码器的FPGA实现，选择的扰码器规格为15位移位寄存器。(FPGA scrambler, scrambler specifications for a 15 bit shift register.)

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2021-01-16发布

VHDL/FPGA/Verilog Vivado

▍15. AD9361

说明： AD9361资料文档及其寄存器配置参数文档(Ad9361 data and configuration parameter document)

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2021-01-07发布

VHDL/FPGA/Verilog Vivado

▍16. 五子棋

说明：基于EGO1开发板的VGA显示小游戏五子棋(This is a game for you and your friends to play in Ego1(Xilinx board) just with VGA.)

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2021-01-06发布

其他 Vivado

▍17. ISCAS`89基准电路下载（包括Verilog和VHDL格式）

SCAS `89 基准电路下载，包括Verilog和VHDL格式。verilog格式30个文件：包括S1238、S13207等;(SCAS `89 benchmark circuit downloads, including Verilog and VHDL formats. Verilog format 30 files: including S1238, S13207 and so on;)

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2021-01-02发布

VHDL/FPGA/Verilog Vivado

▍18. src

说明：基于HLS的图像处理，opencv，可供软件人员使用(Image processing based on HLS)

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2020-12-31发布

图形图像处理 Vivado

▍19. FPGAverilog串口IICSPI

说明： FPGA verilog 学习资料，包括verilog 语言入门，基础语法，串口 IIC SPI发送接收，适合在VIVADO上运行。(FPGA Verilog learning materials, including the introduction of Verilog language, basic syntax, serial port sending and receiving,IIC SPI , etc., suitable for running on vivado.)

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2020-12-30发布

串口编程 Vivado