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R_I_CPU
学校实验,用Verilog实现的单周期CPU,分别实现I型、R型、指令,使用的工具为ISE(School experiments, using Verilog to achieve a single cycle CPU, respectively, to achieve I type, R type, instruction, the use of tools for ISE)
- 2018-06-11 16:38:10下载
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FPGA_Seg7_dsp
关于VHDL和verilog的数码管显示程序,写的很好,值得参考。(About VHDL and verilog digital tube display program, write well, worth considering.)
- 2014-08-01 11:00:51下载
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Traffic_RYG
交通灯的控制,分主干道和从路交通灯,主路优先,正常情况下,绿灯60s,红灯30S,黄灯5S(Traffic light control)
- 2020-06-21 06:40:02下载
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ahbapb
说明: AMBA2.0标准的AHB2APb桥,代码通过验证(AMBA2.0 standard AHB2APb Bridge, through the verification code)
- 2008-11-30 23:57:31下载
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I2C
K2FPGA开发板实验教程——I2C协议说明及verilog实现读写I2C器件,中文内涵代码,验证可用。(K2FPGA development board test tutorial- I2C protocol description and verilog read and write I2C devices, Chinese connotation code to verify availability.)
- 2014-03-28 16:37:59下载
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leading-zero
对于32位寄存器前导零个数的计数,一个简单的程序(32 registers a leading zero number of counts, a simple procedure)
- 2012-06-05 16:41:11下载
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clock
Quartus II软件设计数字电子钟,使用verilog语言编写各个
模块生成symbol files,再用原理图方式制作顶层文件。
完成的功能有:能够显示时、分、秒;具有清零,调节分钟的功能;
具有整点报时功能,声响电路发出叫声;
(failed to translate)
- 2013-05-07 10:11:31下载
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数字秒表的设计
设计一个秒表,系统时钟选择时钟模块的1KHz,由于计时时钟信号为100Hz,因此需要对系统时钟进行10分频才能得到,之所以选择1KHz的时钟是因为七段码管需要扫描显示,所以选择1KHz。另外为了控制方便,需要一个复位按键、启动计时按键和停止计时按键,按下复位键,系统复位,所有寄存器全部清零;按下开始键,秒表启动计时;按下停止键,秒表停止计时,并且七段码管显示当前计时时间,如果再次按下开始键,秒表继续计时,除非按下复位键,系统才能复位,显示全部为00-00-00。
- 2022-02-07 06:46:24下载
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FPGA编程:基于Verilog实现的计时器
功能说明:实现倒计时、按键可实现暂停/继续、时间设置、清零
附加说明:倒计时到零时,蜂鸣并闪烁;暂停时,时间分隔符闪烁;设置时,当前设置位闪烁。
按键说明
非设置状态:
数字显示不为0时,按enter键在计时与暂停状态进行切换,长按秒进入设置状态,长按5秒清零并进入暂停状态;
全为零时按enter键进入设置状态;
设置状态:
按enter进入计时状态
长按一秒置零
长按5秒置零并进入暂停状态
- 2022-03-29 03:59:56下载
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polyPhaseFilter
说明: 数字信道化过程中多相滤波器组matlab代码及测试(Digital channelized polyphase filter code and test)
- 2019-12-24 09:58:51下载
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