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RobustVerilog_free1.2_win
RobustVerilog生成verilog工具(RobustVerilog version)
- 2021-01-22 18:18:41下载
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Booth乘法器
本文提出了一种有效的改进设计方法
- 2022-05-17 13:32:38下载
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chaotic_1d
说明： 一维超混沌随机数的生成verilg，还有testbench仿真激励，modelsim的仿真工程。(The generation of one-dimensional hyperchaotic random number verilg, testbench simulation stimulation and Modelsim simulation engineering.)
- 2020-05-11 12:45:42下载
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串行至并行转换器 UVM 代码
UVM 基于与教程有关的验证平台的体系结构中的所有组件的验证代码。最好的入手 UVM 的家伙
- 2022-07-10 05:49:00下载
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AD_sample
AD采集模块,设计模块采集AD5270的输出数据(AD Collection module
Design module to collect the output data of AD5270
)
- 2020-11-18 16:19:39下载
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LAB-9
LAB 9, Excercise for DE2 Altera
- 2014-11-28 11:50:00下载
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256M_sdram_OK
改自特权同学verilog语言写sdram测试程序；支持256M内存(verilog sdram )
- 2013-12-23 16:15:43下载
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程序
说明： 传感器是一种检测装置，能感受到被测量的信息，并能将感受到的信息，按一定规律变换成为电信号或其他所需形式的信息输出，以满足信息的传输、处理、存储、显示、记录和控制等要求(Sensor is a kind of detection device, which can sense the measured information and transform it into electrical signal or other required information output according to certain rules to meet the requirements of information transmission, processing, storage, display, recording and control.)
- 2020-06-18 22:00:01下载
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cppOrbitTools
tle转换为六根数的c++源代码，英文原版代码，测试可用(tle converted to six the number of c++ source code, the English original code, test available)
- 2021-03-16 10:49:21下载
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ex11
说明： 该模块实现了FPGA的uart串口收发功能(The module realizes UART serial port transceiver function of FPGA)
- 2020-09-09 11:58:09下载
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