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FPGA_电梯控制器
本代码主要完成了一个以FPGA为平台的模拟电梯控制器。该设计以Xinlinx 公司Spartan3E 250 板为平台,结合了LCD1602外设和rs232串口发送外设,成功的实现了对一个三层楼的电梯实时运行状态的模拟,1602实时显示电梯及门的状态,并通过串口将当前楼层发送给电脑。代码语言为Verilog HDL.本设计使用的算法思想有三:1、将多个输入信号合并为一个信号。2、Moore 状态机的使用3、电梯多个状态的处理以及处理原则 共同学习,共同进步。
- 2022-04-18 23:18:52下载
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riscv-invicta-master
说明: 有关risc-v cpu的问题,里面有一些有关cpu的设计(The problem of risc-v can be solved)
- 2020-07-01 23:00:02下载
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多周期CPU设计完整代码,可以直接跑
多周期CPU设计的全部完整代码,下载之后可以直接跑,实验课作业,已经通过检查,没有啥毛病。
- 2022-07-25 06:53:59下载
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liushuideng
使用430的四系点亮流水灯,内置有时钟函数,函数简单,值得一看(The four lines using 430 lit water lights, built-in clock function, the function is simple, eye-catcher)
- 2013-08-31 15:23:06下载
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汉/解码器
应用背景执行汉明编码和解码的32bit数据。关键技术Verilog代码的执行,汉明码在单时钟周期的32位数据编码。 ;Verilog代码进行汉明编码解码和单时钟周期的32位数据纠错。 ;试验台包括验证码。 ;在artix-7 100t现场可编程门阵列测试。简化的界面。
- 2023-03-26 14:00:03下载
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i2c驱动
i2c驱动程序,分两个模块编写,增加一行代码就可扩展成SCCb协议
- 2022-01-31 07:44:00下载
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FPGASquare-RootRaised-CosineFilter
数字通信系统中, 基带信号的频谱一般较宽, 因此
传递前需对信号进行成形处理, 以改善其频谱特性,使
得在消除码间干扰与达到最佳检测接收的前提下,提高信道的频带利用率。目前,数字系统中常使用的波形成形滤波器有平方根升余弦滤波器、 高斯滤波器等。设计方法有卷积法或查表法, 其中: 卷积法的实现,需要消耗大量的乘法器与加法器,以构成具有一定延时的流水线结构。为降低硬件消耗,文献提出了一种分(FPGA Implementation of Square Root Raised Cosine Pulse Shaping Filter)
- 2011-05-04 21:23:36下载
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FIRDF_design
FIR带通、带阻滤波器设计,需要输入截止频率以及容许偏差。(FIR band pass and band stop filter design)
- 2020-09-28 15:17:44下载
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myuart
使用verilog语言编写的异步串口模块,带有16级深的FIFO,它与DSP28335的SCI相似,可以帮助初学者更快地理解FPGA和DSP的硬件结构和编程思路(Use verilog language of asynchronous serial port module, FIFO with deep level 16, it was similar with DSP28335 SCI, can help beginners to understand faster the FPGA and DSP hardware structure and programming ideas)
- 2013-07-25 11:45:57下载
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vedic 乘法器的 verilog 代码
这是古代vedic数学家设计的8 x 8 vedic乘法器的源代码旨。全加操作使用了全加法器。
- 2022-01-26 03:00:38下载
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