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DLX-pipeline-in-verilog
verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)
- 2013-08-24 22:59:48下载
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DDS
可以产生正弦波，三角波、锯齿波、方波，要求频率1Hz-100kHz，步进1Hz，具有自动扫频功能；
正弦波的相位可调，方波的占空比可调；
(Can generate sine wave, triangle wave, sawtooth wave and square wave, the required frequency of 1 hz- 100 KHZ, step 1 hz, with functions of automatic frequency sweep
The phase adjustable sine wave, square wave duty ratio is adjustable )
- 2021-05-07 02:58:36下载
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Coding Style
良好的Coding Style能减少Bug，减少锁存器出现的可能以及其他隐藏逻辑错误，也有助于减小芯片面积或所用资源(Good Coding Style can reduce Bug, reduce the possibility of latches and other hidden logic errors, and also help to reduce chip area or resources used.)
- 2020-06-17 12:00:01下载
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Roy dsd
basic verilog code on siso, piso, sipo
- 2020-06-25 18:40:01下载
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ag-overview
agilex fpga description
- 2019-05-13 18:21:04下载
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edashuzipinlvji
EDA/VHDL数字频率计，可编程逻辑门阵列，EDA课程设计(EDA/VHDL digital frequency meter, programmable logic gate array, EDA curriculum design)
- 2013-04-16 17:00:58下载
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查找序列序列中两个相邻1之间的最大间隔
设计一个能求出一个1之间最大间隙的时序状态机。完成testbench描述，给出综合后的时序仿真结果
- 2022-03-15 04:42:42下载
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QPSK调制的载波频偏估计 LR_algorithm
QPSK调制的载波频偏估计，是一个可以调用的函数。接收端进行了一系列的处理。经典的L&R法(QPSK-carrier frequence offset estimation_ L&R)
- 2020-06-27 04:40:02下载
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基于优先级的调度
我做了一种基于进程的优先级的调度算法。因为调度是最重要的事情现在要执行更快的运行速度。因此我的设计中 verilog 的基础，进程的优先级调度算法。
- 2022-03-12 18:48:45下载
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FPGA_emif
接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好(FPGA to emif)
- 2020-12-04 10:59:26下载
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