-
vhdl语言实现的频率发生器，可以产生不同的频率
vhdl语言实现的频率发生器，可以产生不同的频率-A frequency generator wirriten by VHDL, which can generate different frequecies.
- 2022-03-10 21:02:25下载
- 积分：1
-
verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用....
verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
- 2022-08-24 07:12:53下载
- 积分：1
-
网卡的IP核，下载即可用，解压到指定目录下就可以了，参照里面的read me.
网卡的IP核，下载即可用，解压到指定目录下就可以了，参照里面的read me.-NIC
- 2022-03-01 02:33:22下载
- 积分：1
-
CH372
USB设备接口的驱动程序，采用verilogHDL语言编写，并包含相关说明资料(USB device driver interface, using verilogHDL language, and contains descriptive information)
- 2014-01-03 02:23:08下载
- 积分：1
-
I write the digital phase
本人写的数字锁相环，有模拟数据，学习锁相环很好的材料。参考书“数字锁相环路原理与应用”编写。-I write the digital phase-locked loop, have simulated data, a good phase-locked loop learning materials. Reference book
- 2023-04-23 05:25:03下载
- 积分：1
-
VHDL与源代码包
VHDL与源代码包-and VHDL source code
- 2022-02-03 22:44:25下载
- 积分：1
-
先进先出单独的时钟
它是一个正常的 fifo 编程代码。读和写时钟哪里不同对于写作过程阅读过程单独指针使用和用于控制这两个过程 3 附加指针1 指针为写指针控制其他读取的指针控制usedptr1 （第 1 次附加指针） 将递增的值写入进程和 usedptr2(第 2 次的附加指针)读取过程的减量。其中之一都被分配到 used_reg(第 3 次附加指针)。T他将控制的空和满的标志。由于这些标志写和读的启用控制信号
- 2023-07-30 21:20:05下载
- 积分：1
-
频率计，vhdl语言， ispDesignEXPERT
频率计，vhdl语言， ispDesignEXPERT-Frequency meter, vhdl language, ispDesignEXPERT
- 2022-11-04 19:50:03下载
- 积分：1
-
PWM
通过一个计数器来实现输出信号的占空比要求，可以将duty_cycle分配到拨码开关上,LED分配到发光二极管上,然后调节拨码开关,即可看到LED的亮度发生变化.(The duty cycle of the output signal can be assigned to the dial switch by a counter, and the LED can be assigned to the light emitting diode. Then the brightness of the LED can be seen by adjusting the dial switch.)
- 2020-06-16 13:20:02下载
- 积分：1
-
source
说明： altera fpga 实现fft，用fft IP核，有matlab仿真代码(Altera FPGA implementation of FFT, FFT IP core, matlab simulation code)
- 2020-12-18 20:29:11下载
- 积分：1
