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说明： 通过监测工作状态实现带有IIC通讯功能的数据发送接收(to implement the sending and receiving data function of iic
communication )
- 2013-09-29 09:51:55下载
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Tutorijal 6
Ovo sto saljem je tutorijal 7 sa vhdlom
- 2018-12-22 06:47:31下载
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SVPWM_method
给出了SVPWM算法的详细FPGA实现方法！(A detailed FPGA SVPWM algorithm to achieve the method!)
- 2017-04-05 13:43:14下载
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ml555_block_plus_example_es
说明： 高速FPGA 开发设计资料，包括全部的设计方案和开发例程，可快速入手FPGA设计。(High speed FPGA development and design data, including all the design schemes and development routines, can quickly start FPGA design.)
- 2020-08-03 11:44:12下载
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liyuanlnx_dynamic_led
FPGA数码管显示秒表实验
三种方法实现：
方法一： 对秒计数，得到（秒显示）0~9，
对（秒显示）计数，得到（分秒显示）0~5，
对（分秒显示）计数，得到（分钟显示）0~5，
注意进位时机
方法二： 对秒计数，得到（秒显示）0~9
对秒计数，得到（分秒显示）0~5
对秒计数，得到（分钟显示）0~5
方法三：
只对秒计数，分别取模
%60得到分钟显示 ************************
余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...）
再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA
Three ways to achieve)
- 2020-06-22 04:40:02下载
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固定长度 32 位乘法器
32 位有符号乘法 33 周期中的，它可以轻松地提高到可变延迟乘数，可以计算出这个乘数。
- 2022-07-15 11:53:06下载
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Xilinx_AXI
说明： AXI verilog designs with testbench: AXI-lite, AXI, AXI-stream
- 2020-04-21 01:18:30下载
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FPGA
FPGA设计中的时序分析及异步设计注意事项
(FPGA design timing analysis and design considerations for asynchronous)
- 2011-08-15 22:02:50下载
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uartverilog
说明： 实现FPGA多字节的稳定串口通信，改编自特权同学的FPGA代码(Realize the stable serial communication of multi-byte FPGA and adapt the FPGA code from Quan via Quartus by Verilog)
- 2020-11-16 08:39:40下载
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exp_rom
通过MATLAB产生单脉冲信号的数据，存储下来作为verilog代码实现的DDS的数据源，用于验证DA数据的ddio的调试是否有问题。(The data of monopulse signal generated by MATLAB is stored as the data source of DDS implemented by Verilog code to verify whether the ddio debugging of DA data is problematic.)
- 2020-06-23 04:40:02下载
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