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mimasuo
6位密码锁，密码锁控制器是硬件与软件的结合。根据设计要求，决定以FPGA芯片和VHDL语言设计此电子密码锁(6 locks, the lock controller is a combination of hardware and software. According to design requirements, the decision to the FPGA chip and VHDL design electronic locks)
- 2012-05-22 21:11:17下载
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Send-Program
program send sms by sim900 module
- 2012-08-08 18:25:11下载
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用VHDL实现的DDS逻辑，大家可以参考下
用VHDL实现的DDS逻辑，大家可以参考下-DDS achieved using VHDL logic, we can refer to the following
- 2022-08-10 09:43:58下载
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High Speed dd
(Springer Series in Advanced Microelectronics 51) Ayan Palchaudhuri, Rajat Subhra Chakraborty (auth.)-High Performance Integer Arithmetic Circuit Design on FPGA_ Architecture, Implementation and Desig
- 2020-06-24 08:40:01下载
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VHDL电子钟的设计
（1）用HDL设计一个多功能数字钟，包含以下主要功能：精确计时，时间可以24小时制或12小时制显示；
（2）日历：显示年月日星期；
（3）能用QuartusII软件仿真；
- 2022-08-02 23:44:59下载
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ACO-OFDM
ACO-OFDM sdakldjas seuekdsjakdnskd
- 2021-04-13 22:58:55下载
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jitter_eliminate
verilog描述的实用消抖电路，采用三个D触发器和一个JK触发器。使用emacs编写源文件，iverilog仿真通过，内有png仿真图像截屏(verilog description of the practical elimination shake circuit, using three D flip-flop and a JK flip-flop. Prepared source files using the emacs , iverilog simulation adopted, within the simulation images png screenshots)
- 2009-11-24 15:51:44下载
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Modelsim 5.6 se 简易使用教程
Modelsim 5.6 se 简易使用教程 -Modelsim 5.6 se easy to use tutorial
- 2023-03-01 14:15:03下载
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数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端...
数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。
-NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the output"1 "Level, Overflow at the same time the"1 "level feedback to the counter input signal as loading; Otherwise output"0 "level.
- 2022-04-28 17:05:55下载
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UART异步串行通信协议的源代码，采用VHDL语言…
uart异步串口通信协议的源代码，用vhdl语言编写，并且有完整得测试文件-UART asynchronous serial communication protocol source code, using VHDL language, and may have a complete test file
- 2022-03-20 22:18:17下载
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