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CIC
Efficient CIC filter Implementation using VHDL
- 2010-11-19 08:54:23下载
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shizhong
VHDL写时钟，分频模块什么，实现计时。定点报时，定点闹钟，显示年月日。(verilog HDL)
- 2014-01-09 18:29:40下载
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6264
6264是一种8K×8的静态存储器.SRAM 的典型芯片有2KB 的6116、8KB 的6264 以及32KB的62256,其中6264 芯片应用最为广泛.(6264 is the 62256 typical chip SRAM.SRAM a 8K* 8 with 2KB 6116, 8KB 6264 and 32KB 6264 chip, which is most widely used.
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- 2015-02-01 13:28:11下载
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rscode
R S编 解 码 实 现 代 码
verilog语言(RS CODE AND ENCODE)
- 2013-05-19 16:19:55下载
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基于VHDL的点阵控制
1、固定红色显示一个汉字或图形，显示亮度4 级可调，用一个btn 按钮实现亮度调节，亮度变化视觉效果要尽量明显。2、用从红到绿 8 级渐变色显示一个固定汉字或图形。3、分别用单字循环显示、左右滚动显示、上下滚动显示三种显示方式单色显示四个汉字或图形，显示过程中，显示方式用一个btn 按键进行切换。4、显示的图形或汉字要尽量饱满美观。
- 2022-04-27 08:32:36下载
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bit7_Binary_to_BCD_LED
二进制转十进制BCD码 Verilog语言 quartusII(Binary to decimal BCD code Verilog language quartusII)
- 2013-09-14 16:49:39下载
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FPGA-implementation
重点介绍了双线性插值算法和该方法的Ｆ Ｐ ＧＡ硬件实现
方法， 包括图像数据缓冲单元、 插值系数生成单元以及插值计算单元等。(Highlights the bilinear interpolation algorithm and the method of F P GA hardware
The method includes an image data buffer unit, the interpolation coefficient generating unit and an interpolation computing unit and the like.)
- 2021-05-14 18:30:02下载
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class16_pll
说明： FPGA实现PLL锁相环，输出不同频率的时钟控制信号。(FPGA realizes PLL and outputs clock control signals of different frequencies.)
- 2021-03-19 17:19:19下载
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Xilinx_AXI
说明： AXI verilog designs with testbench: AXI-lite, AXI, AXI-stream
- 2020-04-21 01:18:30下载
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Digital stopwatch in the stopwatch with start, reset, suspend, suspended after t...
数字跑表
该跑表具有启动、复位、暂停、暂停后继续计时等功能
能显示的秒计数时间精确到小数点后第二位，即能显示**.**s
按钮设置防抖-Digital stopwatch in the stopwatch with start, reset, suspend, suspended after the time and other functions can show the seconds counting time accurate to the second place after the decimal point, that can show**.** s Anti-Shake button settings
- 2022-01-21 20:07:05下载
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