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HDB3-VHDL-code
HDB3的VHDL语言描述，注释在文件内(HDB3 source code in VHDL)
- 2020-12-01 20:19:27下载
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password
verilog代码实现的数字密码锁。通过4个并行的10位移位寄存器，分别记录在时钟上升沿时A,B,C,D的输入情况，比如某上升沿输入A，相应时刻A对应的移位寄存器输入1，其他三个移位寄存器输入都为0.另外4个并行的10位寄存器记录密码。这样，密码锁不仅可以识别字符数量，还可以判断出字符的输入次序。(verilog code of digital lock. By four parallel 10-bit shift register, respectively, recorded in the clock rising edge A, B, C, D of inputs, such as a rising edge of input A, the corresponding moments A 1 corresponding to the input shift register, the other three shift bit register inputs are 0. another four parallel 10-bit registers record the password. This lock can not only identify the number of characters, you can also determine the character of the input sequence.)
- 2011-10-18 21:45:45下载
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verilog流水灯例程
LED 流水灯例程
本章将介绍从新建一个项目， 以及到最后下载到 FPGA 的全过程，让初次接触 FPGA 的朋友，如何使用 FPGA 进行一个简易项目的开发，有个直面的感性认识，只有通过学习本章的内容，您才算是 FPGA 开发入门了。在投简历的时候才可以夸张的说熟练掌握 FPGA 的开发啦(^_^)。
在例程中，我们要做的是流水灯实验，顾名思义就是要 LED 像流水一样的点亮，这样说吧，就是先单独点亮第一个，然后点亮第二个，然后……。不解释这么多了， 大家还是看实验结果吧！
- 2022-02-01 03:05:46下载
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ram_2
简易双口ram，使用两个ram ip core，一个写的同时另一个读，并且包含按键使能和数码管以及流水灯显示(Simple dual-port ram, two ram the ip core, a write while another read, and contains buttons to enable digital pipe and the water light show)
- 2012-07-08 13:05:27下载
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FIR verilog
应用背景
FIR(Finite Impulse Response，有限冲击响应)数字滤波器具有稳定性高、可以实现线性相位等优点，广泛被应用于信号检测与处理等领域[1,2]。由于FPGA(Field Programmable Gate Array，现场可编程门阵列)基于查找表的结构和全硬件并行执行的特性，如何用FPGA 来实现高速FIR 数字滤波器成了近年来数字信号处理领域研究的热点。目前，全球两大PLD 器件供应商都提供了加速FPGA 开发的IP(IntelligentProperty，知识产权)核[3]。本文在Altera 公司的FIR 数字滤波器IP 核的基础上，设计了基于分布式算法的FIR数字低通滤波器。
关键技术实现滤波器的功能，有限冲激响应（
- 2022-08-10 00:07:33下载
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truck_lights
Lights, Car light emulator for turn, stop and emergency
- 2012-11-06 18:27:06下载
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project_1
说明： 基于FPGA平台的双目视觉处理项目，可以通过双目摄像头实现目标物体测距，测量大小等功能(Binocular vision processing based on FPGA platform)
- 2021-03-07 11:07:17下载
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cpu
说明： 一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。(A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.)
- 2011-04-09 12:22:09下载
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multiplier_interface
verilog 写的工程，是个基于流水线的乘法器(verilog write the works, is based on a pipelined multiplier)
- 2012-09-21 10:04:54下载
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DPLL
基于VHDL语言的DPLL电路的设计，给出了设计方案和部分源代码
(DPLL)
- 2010-05-11 19:34:11下载
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