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dcfifo_design_example
ALTERA发布的内部FIFO读写示例，很有参考价值，对初学者会有一定的帮助(ALTERA' s internal FIFO read and write examples of great reference value, there will be some help for beginners)
- 2010-11-13 23:31:11下载
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基于FPGA的17阶FIR滤波器VHDL代码及说明文档
基于FPGA的17阶FIR滤波器VHDL代码及说明文档-fpga fir
- 2023-03-06 09:25:04下载
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AGC
The AGC is a smart programmable gain amplifier (PGA). The amplifier gain is adjusted based upon
the input signal level so that the output is at a specified Target Gain. The AGC can be configured to
be either a mono or stereo input / output component. For illustration purposes, the following
discussion will highlight the stereo configuration.
- 2017-12-01 17:26:59下载
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xiangmu_chengxu
雷达基本恒虚警处理，CA-CFAR(单元平均恒虚警处理),OS-CFAR（有序类恒虚警处理）,SO-CFAR（选小类恒虚警处理），(radar basic constant alarm operation,obtaining os-cfar,so-cfar,os-cfar,ca-cfar)
- 2020-12-01 20:59:28下载
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4x4键盘模块。这个文件包括普通的键盘设计方案说明和相关的原程序。...
4x4键盘模块。这个文件包括普通的键盘设计方案说明和相关的原程序。-4x4 keyboard module. The documents include ordinary keyboard design program descriptions and procedures related to the original.
- 2022-01-26 02:27:17下载
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VHDL描述的简易图像缩小模块，将PAL制720×576的图片缩小为512×410，采用最近临域法，13.5MHz时钟下可实时处理PAL视频。...
VHDL描述的简易图像缩小模块，将PAL制720×576的图片缩小为512×410，采用最近临域法，13.5MHz时钟下可实时处理PAL视频。-VHDL description of a simple image to narrow the module, will be PAL system of 720 × 576 image reduced to 512 × 410, using the recent Pro-domain method, 13.5MHz clock can handle PAL video in real time.
- 2022-06-11 23:09:14下载
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AD
说明： FPGA控制AD7321的模块，是本人亲自试验过的。有Verilog源码，和简单文档。(FPGA control module of the AD7321 is personally tested. There Verilog source code, and simple document.)
- 2009-08-18 20:31:53下载
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ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）...
ZBT SRAM控制器参考设计，xilinx提供，（ZBT SRAM是一种高速同步SRAM）-ZBT SRAM controller reference design for Xilinx (ZBT SRAM, a high-speed synchronous SRAM)
- 2023-03-10 04:20:03下载
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raylrnb (3)
说明： 本资源有一个matlab程序段，是仿真BPSK分别在高斯噪声和瑞利衰落下的误码率，产生图形对仿真值和理论值进行比较(This resource has a matlab program segment, which is the bit error rate of simulated BPSK under Gaussian noise and Rayleigh fading respectively. The generated graph compares the simulated value with the theoretical value.)
- 2019-10-21 21:16:04下载
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RISC
URISC的RTL级设计，Verilog代码(Design: URISC RTL Verilog)
- 2019-06-16 23:07:39下载
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