-
gcounter1
数字钟vhdl实现，在线测试无误，具有闹钟，对表功能(Digital clock vhdl implementation, online testing is correct, with alarm, the table function)
- 2013-10-19 22:06:16下载
- 积分：1
-
sourceinsight的verilog插件
sourceinsight的verilog插件-The Verilog sourceinsight plug-ins
- 2022-02-04 18:20:59下载
- 积分：1
-
gio_mio_emio_axi
codes for zynq devices
- 2014-06-23 19:00:03下载
- 积分：1
-
VGA显示驱动程序编写的Verilog HDL
用Verilog HDL编写的VGA显示驱动程序-Verilog HDL prepared with VGA display driver
- 2022-03-19 09:42:23下载
- 积分：1
-
AHBtoAPB
说明： amba总线桥:ahb to asb!verilog hdl文档加代码，非常全，soc(amba bus bridge: ahb to asb! verilog hdl code for the document plus a very full, soc)
- 2021-01-05 03:48:55下载
- 积分：1
-
Tutorijal 6
说明： Ovo sto saljem je tutorijal 7 sa vhdlom
- 2018-12-22 06:47:31下载
- 积分：1
-
VHDLAVRIPcore
说明： 使用VHDL语言写的AVR单片机IP核， 可以直接使用，已经经过验证， 十分珍贵哦(Written in VHDL language using the AVR microcontroller IP core, can be used directly, has proven very valuable oh)
- 2009-08-28 14:00:29下载
- 积分：1
-
这是兼容的CPU 8051 VHDL语言，它不是一个侵权。上帝保佑！
这是兼容的8051 VHDL CPU实现，应该不算侵权吧。 上帝保佑！-This is compatible CPU 8051 VHDL, it is not a tort. God bless!
- 2022-10-01 01:00:03下载
- 积分：1
-
In the Altera chip 2C35F672 platform FFT procedures DSPBuilder5.0, generated Ver...
在Altera芯片2C35F672平台上的FFT程序，采用DSPBuilder5.0，生成Verilog文件。开发环境：QuartusII5.0。-In the Altera chip 2C35F672 platform FFT procedures DSPBuilder5.0, generated Verilog file. Development Environment: QuartusII5.0.
- 2022-03-16 05:08:13下载
- 积分：1
-
dianzibiao
这是一个数字逻辑课程的电子表的实现，利用VHDL语言实现，初学者可以完全掌握，很有帮助。(This is the realization of the electronic timepiece a digital logic course, the use of VHDL language, beginners can fully grasp and helpful.)
- 2016-04-19 17:20:34下载
- 积分：1
