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14_SDRAM
说明： 高速流水的SDRAM控制器，最高速度可达速度在200M左右(high speed SDRAM controller)
- 2019-06-17 18:43:54下载
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DES
说明： 自己写的DES的verilog实现。输入输出实现了并转串。(DES algorithm implemented in verilog.)
- 2020-12-03 16:19:25下载
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有业主从PCI PCI、PCI目标是开源的，是项目的发展。
内有一PCI 主 和PCI从，PCI TARGET 都是公开代码的，是工程文件，有仿真工程，使用说明。觉得好的就推荐一下。
本PCI_HOST目前支持：
1、 对目标PCI_T进行配置；
2、 对目标进行单周期读写；
3、 可以工作在33MHZ和66MHZ
4、 支持目标跟不上时插入最长10时钟的等待。
ALTERA的PCI竟然收费的！！！软件里面调试仿真了半天，终于调通了，到了下载就突然弹出窗口说包含了有限制的IP CORE，是限制使用的-There is a PCI from PCI proprietors, PCI TARGET is open source, is the project document, there is simulation project, for use. Feel good about the recommendation. The PCI_HOST currently supports: 1, on the target configuration PCI_T 2, on the target for single-cycle read and write 3, can work in the 33Mhz and 66MHZ 4, to support the goals behind to insert a maximum of 10 clock hours of waiting. ALTERA the PCI even charges! ! ! Inside simulation software debugging for a long time, and finally had transferred to the download on the sudden pop-up window that contains a limited IP CORE, is to restrict the use of
- 2022-06-15 03:52:50下载
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这个我也太清楚是什么 反正师兄们说有用 发大家
这个我也太清楚是什么 反正师兄们说有用 发大家-I am also very clear that what is useful anyway, say senior U.S. fa
- 2022-08-11 05:38:06下载
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xj2
基于FPGA，利用VHDL语言对小车循迹进行设计。(Car tracking)
- 2011-11-01 22:36:25下载
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2004 SNUG of systemverilog
2004 SNUG of systemverilog
- 2022-09-09 13:40:02下载
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all clock
数字钟通过verilog实现，并且支持Modelsim仿真(The digital clock is implemented by Verilog and supports Modelsim simulation)
- 2020-06-18 05:00:01下载
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I2S
SMT32F4 i2s 全双工配置，自己测试OK的，大家可以看看(SMT32F4 i2s 全双工配置)
- 2021-03-06 22:29:30下载
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Single-CPU
说明： 简单的单周期CPU设计，实现的指令有：算术运算指令、逻辑运算指令、移位指令、比较指令、存储器读/写指令、分支指令、跳转指令、停机指令。(Simple single-cycle CPU design,The instructions implemented are as follows:Arithmetic operation instruction, logical operation instruction, shift instruction, comparison instruction, memory read/write instruction, branch instruction, jump instruction, stop instruction.)
- 2020-06-16 12:28:32下载
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VHDL的寄存器读写参考，可自己根据要求重新修改，本示范只做参考用...
VHDL的寄存器读写参考，可自己根据要求重新修改，本示范只做参考用-Register read and write VHDL reference to their request to amend in accordance with, the reference model only
- 2022-09-23 06:45:03下载
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