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基于VHDL的FPGA开发快速入门·技巧·实例 ,电子工程师创新设计必备宝典系列之FPGA开发全攻，未来，FPGA 开
发能力对工程师而言将成为类似C 语言的基础能力之一，面对这样的发展趋势，你还能简单地将FPGA 当成一种逻辑器件吗？还能对FPGA 的发展无动于衷吗？(基于VHDL的FPGA开发快速入门·技巧·实例 )
- 2013-12-19 09:33:31下载
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fifo
说明： FPGA的fifo与dsp的emif接口测试程序(EMIF interface test program for FIFO and DSP of FPGA)
- 2020-12-03 16:59:25下载
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05_key_test
说明： 利用FPGA实现对外设按键的控制，例如用户库用按键控制跑马灯的效果(FPGA is used to realize the control of external keys, such as the effect of user database using keys to control the running horse lamp)
- 2020-06-16 10:00:11下载
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AWGN_VerilogDesign-master
加性高斯白噪声生成的VERILOG实现，包含所有的testbench文件。可直接使用(Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly)
- 2021-01-14 19:18:46下载
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软I2C
i2c硬件程序,字节读、字节写，在modelsim6.0通过编译-the soft for i2c
- 2022-09-15 23:15:03下载
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matrix-keyboard-
矩阵键盘控制的FPGA，verilog语言实现，包括rtl，ucf,以及testbench的详尽代码(Exhaustive code matrix keyboard control FPGA, Verilog language, including the rtl, ucf, and testbench)
- 2021-01-16 22:18:50下载
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移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1....
移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1.
乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法：
1. 被乘数和乘数的高位补0，扩展成8位。
2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0.
3. 当乘数变成全0后，乘法结束。
-err
- 2022-04-10 04:29:26下载
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VHDL语言实现fft滤波算法
用VHDL语言在FPGA上实现了fft算法和fir滤波
- 2022-07-22 14:18:44下载
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7941952NCO_sin
NCO 代码设计 使用VHDL语言 (nco)
- 2009-05-23 16:39:37下载
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用VerilogHDL进行频率生成器。
yong VerilogHDL yu yan bianxie de pinlv fa sheng qi,shi yong ISE ruan jian da kai.-Used VerilogHDL to make a frequency builder.
- 2022-01-21 03:50:48下载
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