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pc_cfr_test_v3_1c
一个关于降低现代通信系统中高峰均比信号的matlab算法，对于研究数字预失真基于FPGA实现的有一定作用！(A modern communication system on the lower than the peak signal matlab algorithm for FPGA-based study of digital pre-distortion to achieve a certain effect!
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- 2011-07-07 22:01:17下载
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ram
代码实现了一个由32位寄存器组成的寄存器组，并有多个控制输入和两个输出，方便使用。(The code implements a 32-bit register consisting of registers, and there are multiple control inputs and two outputs, easy to use.)
- 2009-10-23 16:09:44下载
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各种加法器的 vhdl 代码
下面是各种文件，有 vhdl 代码和进位保留加法器的验证平台，进行超前进位加法器，等等。综合和代码已经模拟了。
给出的所有加法器是 16 位加法器，并实施新思科技。
- 2022-03-07 01:53:22下载
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The use of Altera' s FPGA
使用Altera公司的FPGA进行VHDL开发。使用quartus2 9.0软件在EP1C3T144C8开发板上用硬件描述语言实现一个RAM存储器。-The use of Altera" s FPGA-VHDL development. Use quartus2 9.0 software EP1C3T144C8 development board with hardware description language to achieve a RAM memory.
- 2023-04-02 08:45:02下载
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VLSIrtl_spi
说明： verilog语言写的SPI接口,全同步设计,低门数,可以很容易应用到嵌入设计方案中.(Verilog language to write the SPI interface, all synchronous design, low gate count. it is very easy to use embedded design programs.)
- 2021-05-13 13:30:02下载
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RISC-V-Reader-Chinese-v2p1
RISC-V 芯片设计规范,很有参考价值，开源芯片设计必备参考资料，希望对大家有帮助。(The RISC-V Foundation is chartered to standardize and promote the open RISC-V instruction set architecture)
- 2020-07-01 23:00:02下载
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Verilog_Ip_RAM
说明： altera ram ip教程。对RAM进行读写操作，写32个数据到RAM中，再将写入的32个数据从RAM中读出。(altera ram ip.write data to ram and read the data from the ram.)
- 2020-08-17 11:38:21下载
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huawei
华为内部资料，包括verilog电路设计，硬件工程师手册，verilog约束，synplify使用指南等。内容较全面。(Huawei internal information, including verilog circuit design, hardware engineers manual, verilog constraints, synplify use guides. Content more comprehensive.)
- 2015-07-11 20:08:52下载
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shuzizhongchengxu
多功能数字钟，1、采用24小时制：时、分、秒计时、显示。 2、具有手动校准功能：分为时校准、分校准。 3、秒复位 4、闹钟功能
5、整点报时：仿中央人民广播电台整点报时信号
- 2021-04-11 19:38:57下载
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FPGA向SRAM中写入数据，VHDL编程
FPGA向SRAM中写入数据，VHDL编程-FPGA to the SRAM write data, VHDL programming
- 2023-05-04 17:45:03下载
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