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write VHDL 8051 kernel, available, convenient, can be downloaded interested in t...
VHDL写的8051内核,可用的,好用,有兴趣可下载,在外国网站下载的-write VHDL 8051 kernel, available, convenient, can be downloaded interested in the foreign website
- 2022-01-25 17:39:39下载
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usb_test
Cypress USB 的主从FPGA 控制实现代码(USB controller)
- 2012-10-09 10:39:52下载
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testbench
说明： altera 最新的CYCLONE IV的pci-e核的testbench，VHDL源程序。(altera latest CYCLONE IV of the pci-e core testbench, VHDL source code.)
- 2010-04-22 10:20:24下载
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uart vhdl代码
用于uart 的通信的vhdl代码，可以直接使用
- 2022-07-27 17:23:12下载
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design through verilog hdl
design through verilog hdl
- 2023-04-07 06:25:04下载
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microsemi
说明： microsemi的Libero IDE 软件内部IP核详解(Microsemi's Libero IDE software internal IP kernel details)
- 2021-03-31 10:09:09下载
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用VerilogHDL编写的，一个占空比为50％的6分频电路
用VerilogHDL编写的，一个占空比为50％的6分频电路-prepared using Verilog HDL, a 50% duty cycle for the six sub-frequency circuit
- 2023-06-23 12:25:03下载
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1．初始状态为4个方向的红灯全亮，时间1秒。
2．东、西方向绿灯亮，南、北方向红灯亮。东、西方向通车，时间30秒。
3．东、西方向黄灯闪烁，南、北方...
1．初始状态为4个方向的红灯全亮，时间1秒。
2．东、西方向绿灯亮，南、北方向红灯亮。东、西方向通车，时间30秒。
3．东、西方向黄灯闪烁，南、北方向红灯亮。时间2秒。
4．东、西方向红灯亮，南、北方向绿灯亮。南、北方向通车，时间15秒。
5．东、西方向红灯亮，南、北方向黄灯闪烁。时间2秒。
6．返回2，继续运行。
-1. Initial state for four whole direction of the red lights lit up, a second time. 2. East and West to the green, in the south, north to the red light. West and the East to open in time for 30 seconds. 3. East and West to the blinking yellow light, in the south, north to the red light. Time 2 seconds. 4. East and West to the red light, in the south, north to the green. South and North to the opening time of 15 seconds. 5. East and West to the red light, in the south, north to the flashing yellow light. Time 2 seconds. 6. Return 2, continued to operate.
- 2023-01-12 03:20:04下载
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设计采用Verilog HDL 16位CPU。
design cpu 16 bits by verilog HDL.
- 2022-03-11 03:09:04下载
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ofdm的verilog程序
利用ＦＰＧＡ实现
ofdm的verilog程序
利用ＦＰＧＡ实现-OFDM FPGA using the Verilog procedures realize
- 2022-08-07 01:11:15下载
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