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VHDL 数字电路迷宫

于 2022-04-02 发布 文件大小:527.16 kB
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代码说明:

这是一个基于FPGA控制点阵板显示的益智趣味类小游戏,游戏中玩家通过键盘↑↓←→键控制控制人物上下左右移动,从起始点出发,目的是走到迷宫的出口。游戏有着友好的用户界面,而且有多种模式,多种地图供玩家选择。 1.普通不计时模式:玩家可以看到整个迷宫地图,游戏没有时间限制; 2.普通计时模式:玩家可以看到整个迷宫地图,必须在20秒内找到出口,否则游戏失败; 3.高级不计时模式:玩家并不能看到整个迷宫的地图,只能看到其周围的2步以内部分路径,其他路径需要靠自己移动来探索,这样就仿佛置身迷宫之中,更有可玩性,游戏没有时间限制; 4.高级计时模式:同样玩家:玩家并不能看到整个迷宫的地图,只能看到其周围的2步以内部分路径;必须在20秒内找到出口,否则游戏失败。

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  • RISC
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  • 20190718
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  • 设计一个可以小时、分钟、12小时或24小时和秒的时间…
    设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟,并具有定时与闹钟功能,能在设定的时间发出闹铃音,能非常方便地对小时、分钟和秒进行手动调节以校准时间,每逢整点,产生报时音报时。 实验平台: 1. 一台PC机; 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of 12 hours or 24 hours system, digital clock, and has from time to time with the alarm clock function, can be set to issue a sound alarm can be very convenient to hours, minutes and seconds for manual adjustment to calibrate the time, whenever there is the whole point, resulting in timekeeping timekeeping tone. Experimental platform: 1. A PC machine 2. MAX+ PLUSII10.1. Verilog HDL language, as well as a complete experimental report
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  • watch
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