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jk-filpflop
这个是vhdl中很常见的jk filpflop的文件只用于很小数位的变化 其中的jk文件是up down运算都符合的(This is a very common vhdl jk filpflop file is only used for very small changes in a digital file which jk is up down operations are met)
- 2013-11-19 11:43:07下载
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基于VHDL的rsc（7,5）递归卷积编码器
rsc递归卷积编码器是turbo码的分量编码器，递归相对于普通的卷积码多了一个反馈，拥有更好地重量谱分布和更加的误码率特性，且码率越高，信噪比越低其优势越明显。利用D触发器组成的rsc生成器，逻辑思维简单，里面包含有测试波形以及测试的结果
- 2022-06-28 16:38:10下载
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VHDL-the-count
利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发
时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数(Use of VHDL hardware description language design a 0 ~ 9999 addition counter. According to a certain frequency of the trigger
The clock, counter add count, and use digital pipes to show that when the count to 9999, starting from 0 to count
)
- 2012-01-13 14:01:38下载
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fir
该程序实现了一个FIR滤波加速器，该程序在FPGA板上开发，通过使用VHDL语言来定义RS232端口的使用(design a FIR Filter Accelerator based on FPGA board and RS232 interface using VHDL language. )
- 2013-06-07 06:27:32下载
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Electronic code locks, FPGA
电子密码锁，采用基于fpga的设计，可以设置6位密码-Electronic code locks, FPGA-based design, can be set 6 password
- 2022-04-06 21:28:08下载
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LDPC_DVB-T2
LDPC encoding code in 1/2code rate for DVB-T2
- 2014-03-11 08:05:18下载
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38LCD
LCD图形显示代码，已调试过，可以运行成功(LCD graphics display code has been debugged, you can run successfully)
- 2012-08-22 23:08:39下载
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是verilog例子。初级适用。包括了简单的例子。
是verilog例子。初级适用。包括了简单的例子。-example. The initial application. Including a simple example.
- 2022-05-31 23:36:48下载
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基于fpga的交织编码器设计，主要讲叙如何在fpga上实现交织编码器。...
基于fpga的交织编码器设计，主要讲叙如何在fpga上实现交织编码器。-something about turbo。
- 2023-02-09 02:35:04下载
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dds(1)
基于DDS的信号发生器设计。DDS,FPGA,Verilog。(Design of signal generator based on DDS.DDS,FPGA,Verilog.)
- 2017-07-11 16:36:38下载
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