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FPGA基于verilog语言的pll数字锁相环

于 2022-02-02 发布 文件大小:198.15 kB
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代码说明:

应用背景pll数字锁相环在FPGA中具有很重要的作用,在提取信号同步时钟等方面都有应用。关键技术FPGA的PLL数字锁相环的实现基于verilog语言,采用鉴相器、滤波、数控振荡器、分频器的结构进行实现。

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    基于matlab和vhdl的通信原理gmsk调制算法,主要包括GMSK相位路径的计算,GMSK眼图的仿真以验证相位计算的正确性,正余弦表的量化及bin文件的生成,以及用VHDL硬件语言所描述的基于EPM7128的地址逻辑.(Matlab and vhdl based on the principle gmsk Modulation of communication, including GMSK phase path calculation, GMSK eye diagrams of the simulation to verify the correctness of the phase calculation, is the cosine table generating quantitative and bin files, and using VHDL hardware description language logic based on the address of EPM7128.)
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