登录
首页 » Verilog » AES(Rijndael)IP核的Verilog代码

AES(Rijndael)IP核的Verilog代码

于 2022-01-22 发布 文件大小:145.65 kB
0 72
下载积分: 2 下载次数: 1

代码说明:

应用背景16字节的块大小16字节的密钥大小单独的密码(加密)块单独的倒密码(解密)块注册密钥扩展模块verilog写的关键技术简单的AES(Rijndael)IP核。我曾试图平衡这一实施,并权衡规模和性能。目标是要能够以低成本Xilinx的Spartan系列FPGA还能够尽可能的快。正如一个可以从下面的实施结果来看,这个目标已经实现!不同的关键尺寸本标准其他实现(192 &;256位)和性能属性(如全流水线的超高速版)市售asics.ws。尽管没有官方的测试已经完成,我们认为这个核心是完全符合FIPS-197(PDF)。更多信息见核心文档;

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论


0 个回复

  • true_dpram_sclk_v-and-readme
    Dualport Ram access read and write
    2020-08-17 14:38:23下载
    积分:1
  • dpll
    说明:  在quartus下搭建的数字锁相环,能实现频率自动跟踪。(The digital phase-locked loop built under quartus can realize automatic frequency tracking.)
    2020-06-21 01:00:02下载
    积分:1
  • IIC
    fpga实现的IIC通信的例程,注释很详细(fpga implementation of serial communication routines, comments in great detail)
    2021-03-24 16:29:15下载
    积分:1
  • edaczcjfq
    出租车计费,器设计一个出租车自动计费器,计费包括起步价、行车里程计费、停止和暂停不计费三部分。现场模拟汽车的启动、停止、暂停和换挡状态。分别用四位数码管显示金额和里程,各有两位小数,行程 3公里内,起步费为6元,超过3公里,以每公里1.3元计费(Car repair billing device)
    2018-05-04 11:34:33下载
    积分:1
  • A4_Oscilloscope_Top
    说明:  数字示波器实验,利用AD、DA和VGA三个外设来实现简易示波器,DA外设发送正弦波给AD外设,AD外设解析成数字信号将数据送给VGA外设进行显示。在VGA上可以看到DA外设发送的波形、波形频率和波形峰峰值。(In the experiment of digital oscilloscope, AD, DA and VGA are used to realize simple oscilloscope. DA peripheral transmits sine wave to AD peripheral. AD peripheral resolves into digital signal and sends data to VGA peripheral for display. The waveform, waveform frequency and peak value of DA peripheral can be seen on VGA.)
    2019-03-13 10:45:10下载
    积分:1
  • qiangda
    基于FPGA的抢答器程序,VHDL 语言描述。(FPGA)
    2010-11-06 11:13:17下载
    积分:1
  • scan_led
    FPGA扫描LED显示灯,动态扫描,进行流水显示(FPGA Scan LED indicator lights, dynamic scanning, make the water show)
    2015-02-16 18:02:16下载
    积分:1
  • zidongshouhuoji
    使用VHDL语言实现的一个自动售货机的程序。适合VHDL初学者使用。(VHDL language using a vending machine program. VHDL suitable for beginners.)
    2011-04-29 21:28:00下载
    积分:1
  • 实现16位可逆逻辑ALU 15作业设计
    应用背景可逆逻辑是一种新兴技术,具有广阔的应用前景,在量子计算。该项目将处理16位可逆算术逻辑单元(ALU)的设计与15  ;操作是提出了利用双佩雷斯门,Fredkin门,toffolli门,DKG闸门与非门。提出了一种新的ALU利用可逆逻辑大门的VLSI结构。ALU是最重要 ;组件的CPU,可以是一个可编程的可逆计算设备,如量子计算机的一部分。& nbsp;第一单位可逆的ALU和第二单位ALU是设计然后16个单位ALU的 ;级联在一起以开展ALU执行LSB操作输入进位ALU执行下一 ;LSB运行。设计和实施在Xilinx 14.4 Verilog验证关键技术众所周知,穆尔的法律将停止功能,更快的东西,因此,有戏剧性的,因此,在微电子领域在不久的将来发生。更快和更复杂的数字系统的建设,电力 ;CMOS电路的功耗已经成为一个备受关注的问题。兰道尔证明,功率损耗是一个完整功能的不可逆电路信息损失 ;不论技术的电路是实现。& nbsp;同时,贝内特显示,为了保持电路耗散功率,它已经由 ;可逆盖茨。可逆电路(大门),有相同数量的输入和输出,有一对一的 ;输入和输出向量的映射关系。因此,输入状态的向量,可以总是唯一的重建,从输出状态的向量。因为没有可逆的概念,真正的低功耗电路不能建立逻辑,各种技术和电路的可逆逻辑最近正在研究。算术逻辑单元(ALU)本质上是一个CPU的心。这允许计算机添加,减去,和执行基本的逻辑运算,例如,或等,因为每一台计算机需要能够做到这些简单功能,它们总是包含在一个处理器中。ALU是组合逻辑电路,可以有一个或多个输入只有一个输出。ALU的输出取决于输入施加在那一瞬间,作为时间的函数,和不在过去的条件。其基本形式是一个简单的ALU的操作数输入,选择输入结果所需的操作和一个输出。ALU的复杂性可能会有所不同从处理器。在一个二进制算术和逻辑运算的可逆三ALU是基础设计。在目前的工作 ;15操作16位ALU设计。
    2022-11-19 17:20:04下载
    积分:1
  • xapp224_data_recovery_design-file
    XAPP224 VHDL Data Recovery design file
    2021-03-30 17:49:09下载
    积分:1
  • 696518资源总数
  • 104759会员总数
  • 10今日下载