submodule
于 2011-01-05 发布
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代码说明：
verilog 双模块算术平均值计算模块，子模块在时钟上升沿技术，高层模块根据当前计数值计算算数平均(verilog double module arithmetic mean calculation module, sub-module in the clock rising edge technology, high-level module is calculated based on arithmetic average of the current count)
文件列表：
submodule.xise,35749,2010-12-10
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