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我用过的verilog hdl写的SDRAM core源程序,经过测试应用
我用过的verilog hdl写的SDRAM core源程序,经过测试应用-I used to write Verilog HDL source of SDRAM core, the test application
- 2022-01-23 10:44:34下载
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编写 4 x 1 多路复用器使用下列方法 (1) If else 语句 (3) 具有声明 (2) Case 语句的 VHDL 代码
编写 VHDL 代码为 4 x 1 多路复用器,使用下面的方法
(1) if else 语句
(2) case 语句
(3) 与声明
- 2022-02-06 00:17:34下载
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fir_lms
基于FIR滤波器的LMS自适应算法的FPGA实现,verilog语言(FIR filter based on LMS adaptive algorithm on FPGA, VHDL language)
- 2015-10-11 19:23:03下载
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设计了一个异步时钟域间进行通行的模块,并采用Modelsim进行仿真验证,仿真结果满足预期的目的。...
设计了一个异步时钟域间进行通行的模块,并采用Modelsim进行仿真验证,仿真结果满足预期的目的。-Designed an asynchronous clock domains between the passage of the module, and use Modelsim for simulation, the simulation results meet the intended purpose.
- 2022-02-04 07:33:00下载
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24_Timer
使用Verilog编写的24位定时器,具有apb 总线接口,可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
- 2021-04-27 21:38:44下载
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USB_Serial1
实现basys3板子的串口通信,内容非常纤细,还带有数码管显示(Realization of serial communication of basys3 board)
- 2021-03-26 17:19:13下载
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New FPGA
基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method
- 2023-03-23 03:30:04下载
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hammingaTB
Design HDL code for a circuit that calculates the Hamming distance of two 8-bit inputs.
- 2013-11-06 15:45:02下载
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5_ADC_Lab
altear max10 adc demo,实验使用了2个adc,最大支持18路adc(altear max 10 demo with 2 adc, max support 18 channel adc)
- 2021-04-21 14:48:49下载
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hardware-description
工程实用观点,简单介绍集成电路的传统设计语言现状。(Practical engineering point of view, the traditional integrated circuit design brief language status.)
- 2010-09-19 11:13:38下载
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