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fir48
48阶FIR设计，采用VHDL语言描述，门级映射……(48-oders FIR design with VHDL language and gate level)
- 2021-04-14 19:38:55下载
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自已写的一个16X16的乘法器，速度比较慢。初学者练习练习！
自已写的一个16X16的乘法器，速度比较慢。初学者练习练习！-own writing an audio Multiplier, speed is relatively slow. Beginners practice practice!
- 2022-07-02 12:25:49下载
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100powertips
these are the source codes for the book " 100 power tips for FPGA designers"
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2011-diansai-E
2011年 电赛 E题 简易数字信号传输性能分析仪FPGA信号发生部分 包括m序列，伪随机序列，曼彻斯特编码 程序 和单片机部分程序(2011 CEC E title simple digital signal transmission performance analyzer FPGA signal part of the program and single-chip part of the program)
- 2012-02-23 10:11:07下载
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emmc_cmd_interface_module
emmc控制芯片CMD命令线主机接口模块,(emmc control chip CMD command line host interface module)
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基于fpga的DDS程序 AD9767
基于fpga的DDS程序 可输出正弦波 方波 三角波 锯齿波(DDS program based on FPGA can output sinusoidal square wave triangular wave sawtooth wave)
- 2020-06-20 21:00:01下载
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上海交通大学电子信息与电气工程学院VHDL经典教程
上海交通大学电子信息与电气工程学院VHDL经典教程-Shanghai Jiaotong University Electronic Information and Electrical Engineering, Institute of Classical VHDL Tutorial
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ALU_verilog
用verilog语言编写的4位算术逻辑单元ALU,功能参考74181，包含.v文件以及测试用.vwf文件(Verilog languages with four arithmetic logic unit ALU, functional reference to 74,181, including. V documents and testing. Vwf document)
- 2008-08-15 11:36:51下载
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ces_svtb_2011.12
synopse sv培训lab，是学习systemverilog非常好的资料，放心下载。(synopsis sv training lab)
- 2021-04-19 11:18:51下载
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wishbone 源代码，opencore
wishbone 源代码，opencore-wishbone source code, opencore
- 2022-05-13 00:28:04下载
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