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IEEE标准的VHDL语言
IEEE Standard VHDL language
- 2022-07-23 02:23:26下载
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分布式算法在20多年前被首次提出，但直到Xilinx发明FPGA的查找表结构以后，分布式算法才在20世纪90年代初重新受到重视，并被有效地应用在FIR滤波器的设...
分布式算法在20多年前被首次提出，但直到Xilinx发明FPGA的查找表结构以后，分布式算法才在20世纪90年代初重新受到重视，并被有效地应用在FIR滤波器的设计中。
分布式算法是基于查找表的一种计算方法，在利用FPGA实现数字信号处理方面发挥着重要的作用，可以大大提高信号的处理效率。它主要应用于数字滤波、频率转换等数字信号处理的乘累加运算。
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- 2022-03-07 11:31:33下载
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VHDL设计的功能齐全的交通灯程序，经过仿真一切功能符合要求。...
VHDL设计的功能齐全的交通灯程序，经过仿真一切功能符合要求。-VHDL
- 2022-01-25 23:26:36下载
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xiawenyu-verilog-
数字系统设计的入门书，教你如何学会用verilog语言实现各种数字逻辑功能，例程经典易懂(xiawenyu verilog)
- 2012-02-18 11:40:39下载
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Digital_filterin_code
MATLAB辅助设计数字滤波器源代码，QUATUS II 实现！(MATLAB-aided design of digital filter source code, QUATUS II implementation!)
- 2009-03-31 13:19:42下载
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juanjima
231卷积码的verilog实现，前面是详细的文档说明，有源程序，绝对原创！！！！(Verilog achieve 231 convolutional code, preceded by a detailed description of the document, the source, the absolute originality! ! ! !)
- 2013-01-18 10:35:31下载
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C51 verilog 源代码，可以在逻辑中实现51单片机功能
C51 verilog 源代码，可以在逻辑中实现51单片机功能-C51 verilog
- 2022-08-18 06:28:41下载
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眼电图形刺激器设计
完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换，用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成：锁相环模块，分频定时模块，时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真，再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟；定时模块定时5秒，每5秒转换一种图形显示方式；时序控制模块用于扫描及消隐，使能够正常显示；显示模块 用于显示。各模块正确连线、定义引脚和仿真后，可以下载到FPGA中，连接显示器来显示，六种图形方案每5秒转换，循环。
- 2022-01-22 08:35:40下载
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LFSR模块，单个模块，实现移位寄存器，生成测试用pattern
LFSR模块，单个模块，实现移位寄存器，生成测试用pattern-LFSR
- 2023-05-12 15:15:03下载
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PWM
自己编写的verilog语言 PWM实现的一种方法希望有用(verilog PWM)
- 2015-04-05 18:23:37下载
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