网站首页

FPGA Verilog HDL模拟IIC通讯接口

于 2023-04-25 发布文件大小:200.22 kB

 0  44

下载积分: 2 下载次数: 1

我要下载

代码说明：

FPGA Verilog HDL模拟IIC通讯接口-FPGA Verilog HDL IIC Interface

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

UART
verilog代码，串口发送接收代码，含有源代码和测试文件，准确可用(verilog code for serial port transmit and receive code, with source code and test files, and accurate available)

2011-10-19 09:20:12下载

积分：1
带LDN的的同步的预置数端子，并且带CLR的异步清零端
带LDN的的同步的预置数端子，并且带CLR的异步清零端-LDN synchronization with the preset number of terminals, and cleared with CLR Asynchronous client

2022-02-22 00:30:35下载

积分：1
FPGA
数字钟的VHDL语言程序，包含了好几个模块，是毕业设计的优秀程序，值得下载！(VHDL language program of digital clock, contains several modules, is an excellent program, graduation design is worth to download!)

2015-08-31 21:07:44下载

积分：1
标准电视信号的同步生成程序，利用VHDL和原理图，利用Quartus综合...
标准电视信号的同步生成程序，利用VHDL和原理图，利用Quartus综合-Standard television signal to generate the synchronization procedures, the use of VHDL and schematic diagram, using Quartus integrated

2022-03-13 05:08:34下载

积分：1
01_test
FPGA测试程序，仅供测试硬件是否能够运行，主要功能是点亮运行指示灯(The main function of the test program of FPGA is to light the running indicator.)

2019-06-20 03:21:28下载

积分：1
一个视频信号输入的verilog源代码，里面含有相关的使用文档。...
一个视频信号输入的verilog源代码，里面含有相关的使用文档。-A video signal input of the Verilog source code, which contains documents related to the use.

2023-02-03 13:40:04下载

积分：1
Coding Style
说明：良好的Coding Style能减少Bug，减少锁存器出现的可能以及其他隐藏逻辑错误，也有助于减小芯片面积或所用资源(Good Coding Style can reduce Bug, reduce the possibility of latches and other hidden logic errors, and also help to reduce chip area or resources used.)

2020-06-17 12:00:01下载

积分：1
msk的verilog程序利用ＦＰＧＡ实现
msk的verilog程序利用ＦＰＧＡ实现-MSK procedures for the use of Verilog FPGA realize

2022-03-12 22:28:22下载

积分：1
算术逻辑单元4位
应用背景算术逻辑单元程序为4。执行右移，左移，multiplication.addition和分工，subtraction.no数学符号的使用。ALU具有多种输入和输出的网，这是共同的电气连接，用于传输数字信号之间的逻辑和外部电路。当一个ALU操作，外部电路将信号输入的ALU，响应的，ALU产生和传递信号到外部电路通过输出。关键技术算术运算添加：一个和乙的总和，并出现在。加随身携带：一、乙方及随身携带，并将之以。减：从一个（或反之亦然）中减去，并且在不同的情况下出现开展。对于这个功能，进行有效的“借”指示器。此操作也可用于比较的大小的一个在这种情况下，输出可以被处理器忽略，这是唯一感兴趣的状态位（特别是零和消极的），结果从操作。减去与借用：从一个（或反之亦然）与借用（进行）和差异出现在和进行（借用）。两者的补充（否定）：一个（或一个）是从零开始，并且在Y的差异出现。增量：一个（或乙）增加了一个和由此产生的值出现在Y。递减：一个（或乙）是由一个和由此产生的值出现在Y。通过：所有的一个（或乙）位出现未修改的。此操作通常用于确定操作数的奇偶性或者它是否为零或负。

2022-04-11 15:55:04下载

积分：1
SOS
使用matlab生成SOS滤波器，应用于FPGA的一个小型系统，有一定的参考价值(Using MATLAB to generate SOS filter, applied to a small system of FPGA, there is a certain reference value)

2016-07-31 20:53:19下载

积分：1

696518资源总数
104316会员总数
17今日下载

FPGA Verilog HDL模拟IIC通讯接口

0 个回复

热门标签

热门下载