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clock
软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 多功能数字钟(Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Multi-function digital clock)
- 2009-03-22 12:44:34下载
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dac9747
主要完成ADI公司的DAC（数字-模拟转换器）AD9747的SPI接口及寄存器配置(Mainly to complete ADI' s DAC (digital- analog converter) SPI interface to configure the AD9747 and the register of)
- 2014-06-03 11:00:43下载
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modelsim tutorial to learn only
modelsim教程仅供学习-modelsim tutorial to learn only
- 2022-12-19 07:25:03下载
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Quartus senior io distribution, manual example
quartus 中，高级io分配，手动的例子-Quartus senior io distribution, manual example
- 2022-07-11 02:00:46下载
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CalcJavaCRC
This programa execute calc of CRC by use a table.
- 2014-08-21 23:04:30下载
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EasyWifiRadar
EasyWifiRadar.zip r ok
- 2014-04-12 20:24:43下载
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costas_BPSK
说明： 文档科斯塔斯环路滤波器。。。。。般若撒根本(wendangsafwrfgvearbeabf)
- 2019-10-29 20:06:34下载
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Triscend supports the use of the Model Technology ModelSim logic simulator for V...
Triscend supports the use of the Model Technology ModelSim logic simulator for VHDL simulation of
designs implemented in the Configurable System Logic (CSL) portion of a Triscend device.
- 2023-07-10 18:40:02下载
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Turbo码编码译码器的研究及其FPGA实现.
在Altera公司的Quartus
II软件平台下完成了基于Log-MAP算法的Turbo码编译码器的FPGA设计及实现。在Turbo码的FPGA设计与实现部分，主要针对了
Turbo码的编译码器中各个重要模块进行了设计和实现，例如编码器中RSC分量译码器、交织器，以及译码器中对数据量化和运算、E函数、SISO分量译码器（分支度量、前向递推、后向递推以及对数释然比的计算）的设计与实现。
- 2022-08-25 16:51:06下载
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可综合的Verilog语法和语义，从大学教师cambri…
《可综合的Verilog语法》国外著名大学老师编写，对于理解verilog HDL文件的可综合与不可综合会有帮助。-synthesizable Verilog syntax and semantics,by teachers from university of Cambridge,It is userful for verilog HDL design.
- 2022-03-31 07:34:29下载
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