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ahb_interface
AHB BUS, Master Slave Arbiter -- example(AHB BUS, Master Slave Arbiter)
- 2020-11-23 10:39:35下载
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on a serial data input timing will be based on output data using two procedures
关于一个串行数据输入 根据时序将数据分两路输出的程序 -on a serial data input timing will be based on output data using two procedures
- 2022-07-26 17:19:57下载
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all clock
说明： 数字钟通过verilog实现，并且支持Modelsim仿真(The digital clock is implemented by Verilog and supports Modelsim simulation)
- 2020-06-18 05:00:01下载
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pj_gtx
利用高速口GTX进行快速的数据传输，包括接受和发送模块，用途广泛(The use of high-speed port GTX for fast data transmission, including receiving and sending modules, has a wide range of uses.)
- 2019-03-25 21:40:10下载
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波特率选择VHDL源代码没有错误调试
波特率可供选择的vhdl源程序,已调试无错误-Baud rate options VHDL source code has no error debug
- 2022-04-25 04:22:33下载
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扰码器的verilog实现,参考802.11a相关标准
扰码器的verilog实现,参考802.11a相关标准-Scrambler in verilog implementation
- 2022-03-13 09:09:35下载
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duishuizhtai
matlab 并行程序parfor用法matlab 并行程序parfor用法(matlab 并行程序parfor具体用matlab 并行程序parfor用法)
- 2020-07-03 17:40:02下载
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DDC
verilog语言实现的数字下变频设计。
在ALTERA的QUARTUS ii下实现。实用，好用。(Verilog language implementation of the digital down-conversion design. ALTERA at the implementation of QUARTUS ii. Practical, easy to use.)
- 2009-03-23 20:42:56下载
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等精度测频??
说明： 等精度测频法，有需要的可以下载看看哟，word中包含的代码(Equal Precision Frequency Measurement Method)
- 2020-06-22 11:00:01下载
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top
说明： FPGA程序的top.v文件，主要实现DDS信号发生器功能，通过定时器，可简单实现输出幅值无极跳变(FPGA procedures top.v documents, the main function of DDS signal generator, through the timer can be simple to achieve the output amplitude wuji hopping)
- 2008-12-05 16:18:28下载
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