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alu
说明： 用Verilog编写的简单的运算单元（ALU），可实现加、减、与、或、异或、非、左、右移等功能(Verilog prepared with simple arithmetic unit (ALU), can be add, subtract, and, or, exclusive-OR, non-, left, and other functions shifted to right)
- 2009-07-28 16:20:52下载
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sd模型
说明： 完整的Verilog验证模型，包括设备完整的状态。(Complete verilog Verification Model)
- 2020-06-16 09:00:01下载
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Polyphase--Filter
多相抽取滤波器。分四相，两倍抽取，采用16阶FIR滤波器实现(Polyphase decimation filters. Divided into four phases, extracted twice using 16-order FIR filter implementation)
- 2020-09-10 15:58:02下载
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pid_controler_latest.tar
PID控制器的verilog实现，做闭环控制器的人可以参考(PID controller verilog implementation of closed-loop controller may make reference to)
- 2010-10-23 17:09:15下载
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Synopsys-tools-intruction
synopsys的主要的工具介绍，包括DC,PT,Formality等，对于初学IC设计者了解设计工具有很大帮助。(synopsys of the main tools for presentations, including DC, PT, Formality, etc., for the beginner tool for IC designers to understand the design of much help.)
- 2011-08-06 12:21:01下载
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LED-clock-display
利用单片机控制LED时钟显示，以及闹钟，程序较大，但比较简单易懂。(LED clock display)
- 2013-03-10 10:15:37下载
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verilog-PS2
说明： 在FPGA内，实现PS2键盘数据读取功能，verilog源代码(In the FPGA, achieving PS2 keyboard data read functions, verilog source code)
- 2009-08-28 16:10:24下载
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testbench.sv
RS 编码和解码Verilog Code, 实现了RS（544,514)的编码和译码；(-RS Coding and Decoding Verilog code， implement RS（544,514))
- 2016-09-25 16:05:54下载
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一种新型基于双口ram的异步fifo
应用背景传统的异步FIFO,把读写地址信号同步后再进行同步比较以产生空满标志，工作频率低、面积大;由于读写地址的每一位都需要两级同步电路，大量使用寄存器必然要占用很大的面积。这种方法不适合设计大容量的FIFO。关键技术当读、写指针相等也就是指向同一个内存位置时，FIFO可能处于满或空两种状态，必须区分FIFO是处于空状态还是满状态。本代码的做法是把读、写地址寄存器扩展一位，最高位设为状态位，其余低位作为地址位。当读写指针的地址位和状态位全部吻合时，FIFO处于空状态；当读写指针的地址位相同而状态位相反时， FIFO处于满状态。由于读写指针是读写地址转换成格雷码的形式，状态为为高两位。并且经过了modelsim验证，附带源码和测试代码。
- 2023-07-03 17:50:03下载
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04_ep2c8_vga_test
VIP FPGA板的配套例子，这个是VGA格式lcd液晶屏幕显示用。(VIP board supporting example of this is the VGA format PREVIEW.)
- 2013-10-18 19:03:37下载
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