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32位除法器verilog设计

于 2023-01-08 发布 文件大小:1.02 kB
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代码说明:

使用了不恢复余数循环移位减法来实现除法功能,在硬件资源与除法周期之间取了折中,32位除法要进行32次移位减法,使用了5个64位的寄存器,一个周期做4次移位减法,8个周期完成一次除法操作。设计全部用verilog实现。详细算法见图:

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