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data_rom
正弦信号发生器，用VHDL来完成，抗干扰能力较强，(Sinusoidal signal generator, using VHDL to accomplish, a strong anti-interference ability,)
- 2009-07-15 22:44:02下载
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圆形的 FIFO 缓冲区
这是在 vhdl 的简单循环的拳头在后进先出队列。缓冲区的大小和数据大小可以通过 N 和 W 的参数配置。队列最前面的是可用输出数据。两个信号控制写入和读取数据。如果缓冲区是空的还是满的两个输出信号信息。
- 2022-02-27 02:21:06下载
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16bit-multiplier
实现verilog16位乘法器，verilog新手(achieve 16-bit multiplier)
- 2021-04-01 21:09:08下载
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xapp460
说明： 利用FPGA实现TMDS接口标准，可用于DVI以及HDMI接口的FPGA实现（含文档）(Video Connectivity Using TMDS I/O in
Spartan-3A FPGAs)
- 2021-04-13 11:48:56下载
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project_first
说明： basys3的数字钟，可以显示00.00-59.59(Digital clock of basys3,It can display 00.00-59.59)
- 2019-06-18 10:37:53下载
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LDPC码编译码算法的研究与实现_陈石平
本文首先回顾了LDPC码的发展历程和现状，介绍了LDPC码检验矩阵的构造、编
译码原理。在对编译码作了深入探讨和分析后，接着进行了RU算法编码和长码编码
的FPGA实现;根据二叉树的性质，提出了一种长码编码的ASIC优化设计的方法，节省
了大量硬件资源;论文详细阐述了CORDIC算法原理以及LDPC码译码中所采用的指
数函数和反双曲正切函数的FPGA实现:CORDIC内核及前后处理单元设计、仿真、综
合及数据分析，这对LDPC码的译码具有很重要的意义，为用数字VLSI来实现LDPC的
译码奠定了基础。同时在基于校验矩阵的环路检测定理基础上，将校验矩阵转化为转
移概率矩阵，详细分析并提出了一种基于转移概率矩阵的围长检测方法，并对其进行
了理论证明，具有很好的围长检测效果，以及状态分类判别。(Research and implementation of LDPC coding and decoding technology)
- 2018-04-08 18:49:59下载
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FFT
很好的fft学习程序感兴趣的同学可以看哈，下载一下。(it is very good )
- 2012-04-04 16:00:42下载
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verilog-ethernet
说明： Collection of Ethernet-related components for gigabit, 10G, and 25G packet processing (8 bit and 64 bit datapaths). Includes modules for handling Ethernet frames as well as IP, UDP, and ARP and the components for constructing a complete UDP/IP stack. Includes MAC modules for gigabit and 10G/25G, a 10G/25G PCS/PMA PHY module, and a 10G/25G combination MAC/PCS/PMA module. Includes various PTP related components for implementing systems that require precise time synchronization. Also includes full MyHDL testbench with intelligent bus cosimulation endpoints.
- 2021-04-17 23:38:52下载
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src
说明： 实现UDP的网络传输，在PC建立UDP的服务器，向fpga的ip：192.168.0.25发送数据，实现回环通讯。(The network transmission of UDP is realized. UDP server is set up in PC, and the data is sent to IP: 192.168.0.25 of FPGA to realize loop communication.)
- 2020-09-05 20:39:29下载
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用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友...
用VHDL写的源代码程序，包涵三人表决器，七人表决器，全加器以及模24，模60的计数器，都是单文件的，由于程序小又多，所以集中在一起，供新学习VHDL语言的朋友们参考。-With VHDL source code written procedures, includes three of the voting machine, vote on seven people, and full adder, as well as modulus 24, modulus 60 counters, are single-file, as many small procedures, so together for the new Learning VHDL Language Reference friends.
- 2022-02-02 08:32:12下载
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