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DDR_interface
高速DDR存储器数据接口设计实例.
1. 将文件拷入硬盘
2. 产生DQS模块
3. 产生DQ模块
4. 产生PLL模块
5. 拷贝以上步骤生成的文件到子目录【Project】中
6. 打开子目录【Project】中的DataPath.qpf工程,设计顶层模块
7. 编译并查看编译结果
(High-speed DDR memory interface design data. 1. Copyed into the document hard disk 2. DQS generated module 3. Have a DQ module 4. Have a PLL module 5. Copies of the above steps to generate a document to a subdirectory 【Project】 6. Open the subdirectory 【Project】 DataPath.qpf in engineering, design top-level module 7. compilers to compile the results and see)
- 2009-04-27 11:52:56下载
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系统设计
说明: 基于旋转编码器和LED灯组的强度调节系统设计(Design of Intensity Regulation System Based on Rotary Encoder and LED Lamp Set)
- 2020-06-21 02:00:01下载
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RS232RefComp
本文档介绍了通用异步收发器(UART)VHDL 组件,它可以使用,也可以与PmodRS232或与一个板上的RS232端口。一个UART 部件被用于转换串行数据为并行数据,并且并行数据为串行数据。串行 转移到UART数据被放置在一个输出总线经过了UART将其转换成并行 信息。该总线可以被用作输入到其它逻辑门阵列中。所得到的数据可 然后再次使用UART组件被送回了串行。
- 2022-05-13 15:17:28下载
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基本逻辑门电路的设计方法,或门的VHDL的设计让你更容易步入VHDL的设计氛围中,简单的或门编制...
基本逻辑门电路的设计方法,或门的VHDL的设计让你更容易步入VHDL的设计氛围中,简单的或门编制-Basic logic gate circuit design methods, or the door of the VHDL design allows you to more easily into the VHDL design environment, the simple OR gate preparation
- 2022-01-30 19:12:35下载
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traffic_light_verilog
交通灯控制器,verilog,可控制两个方向各四盏灯的亮灭,并具有时间显示(traffic light controllor,by verilog)
- 2021-04-20 18:58:50下载
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codings
wavelet transform of a signal,it is important and useful code to trans form frequency to time domain
- 2013-11-10 15:10:32下载
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clo
实现时分秒的计数和校正实现时分秒的计数和校正(Realized and correction of minutes and seconds count)
- 2009-12-21 22:52:39下载
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Verilog语言手册
Verilog Language Manual
- 2022-04-19 20:28:43下载
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Verilog-shift-mulfunction
FPGA verilog 实现任意位宽的移位相乘法,有符号小数或者有符号整数相乘。函数调用方式(FPGA verilog achieve any bit-wide shift multiplication , signed or signed decimal integer multiplication . Function call
)
- 2014-06-21 17:08:12下载
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FPGA-based-image-acquisition-system
FPGA-based high-speed image acquisition system
- 2016-10-08 11:24:05下载
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