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PiSo
8位并行输入的数转换成串行输出,是基于高级硬件编程语言VHDL编写的。(8-bit parallel input into serial output digital conversion is based on the high-level hardware programming language VHDL prepared.)
- 2020-11-30 21:59:27下载
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CfgDDS_9910
dds ad9910配置的verilog hdl程序,模块化设计,输入待配置的数据,字长,启动信号,即可自动产生时序,完成一次配置,模块还有done握手信号,方便用户调用时,反复多次配置。(dds ad9910 configuration verilog hdl program, modular design, the input data to be configured, word length, the start signal, the timing can be automatically generated, complete a configuration, the module has done handshake, user-friendly call, repeatedly configuration .)
- 2015-04-21 22:03:50下载
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CRC-Verilog
此是进行循环冗余效验的Verilog编码,适合多种标准,如CRC16(this Cyclic Redundancy is well-tested Verilog code for a variety of criteria, such as CYXLIC REDUNDANCY)
- 2007-01-03 10:47:43下载
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uart-gen.rar
uart-gen.rar,是关于异步通信的1.在内部环路测试没有问题,逻辑应该基本是没有问题的。但是如果转成外部通讯的话,看一下数据输入和输出时候的同步性。
2.用逻辑分析仪或者chipscope抓一下错误的数据,看能不能找到错误发生的规律。
3.请关注一下波特率的设置:在内部测试的时候是不是和外面接收时候一样,注意到波特率和频率的关系。
4.将ucf里面io试着换一下,查一下io的驱动能力,还有io最好不要悬空,接弱上拉看看。
- 2022-01-25 21:16:56下载
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02_基于ZYNQ的SOC入门基础
VIVADO pl端文档 基于zynq 7020(vivado soc pl example text of zynq)
- 2020-06-17 11:40:02下载
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scope_VGA
利用IIC接口的4路 ADC max1037,采集思路信号,通过在FPGA内部的构建DeltaSigma DAC软核,在VGA液晶显示屏上显示波形。 (IIC interface 4-way ADC max1037, collecting ideas signal the FPGA internal build DeltaSigma DAC soft-core VGA LCD display waveforms.)
- 2012-07-24 00:41:29下载
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机器人线跟踪
这是 picoblaze 的线跟踪 bot 程序集代码。
- 2022-03-11 11:37:16下载
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VHDL_Tips
VHDL Coding style guide
- 2012-07-04 18:05:59下载
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cnt6
verilog实现的“六进制约翰逊计数器”。(verilog implementation of the " six hexadecimal Johnson counters." )
- 2009-09-18 19:11:18下载
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nios设计教程
包含大量nios开发源码,包含详细的实验步骤和verilog代码,以及怎样用quartus和nios联合开发soc系统,
- 2022-09-08 05:15:02下载
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