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LATTICE_ASYNFIFO
LATTICE FPGA FIFO 程序例程，工程详细，全部源代码上传 (LATTICE FPGA FIFO routine, detailed engineering, all source code uploaded)
- 2013-09-09 11:10:01下载
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各大IT、软件、硬件公司薪资
本文档内容是各大公司的薪资，各位可以了解一下，绝对真实，具体到个位数。
- 2023-04-05 21:30:03下载
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a
说明： 用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写(verilog ise divider)
- 2013-07-21 15:03:31下载
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crc_verilog_xilinx
各类CRC效验码 有CRC8-8 CRC16-8 CRC32-8 CRC12-4 CRC-CCIT-8(CONTAIN CRC8-8 CRC16-8 CRC32-8 CRC12-4 CRC-CCIT-8 )
- 2021-03-10 22:59:26下载
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DDS数字频率合成
应用背景DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成DDS数字频率合成关键技术阿萨德哈撒电话撒娇的好看撒电话卡收到货看上的卡上的环境阿德阿达说的按时的卡的哈可敬的按实际打开速度阿加莎的话速度快的话阿是看得见阿克苏的较好的按键大开杀戒的话爱上空间的好看撒的阿克苏加大号上大红大框架是的哈上空间的哈桑来看的见阿达
- 2022-12-05 17:50:03下载
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16ChannelDeserializer
LVDS De-serialization
- 2019-06-20 14:53:25下载
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pwm_smg_display
用三个按键控制pwm输出
key0控制是选着显示/改变频率或占空比
key1控制增加
key2控制减少
数码管显示频率或占空比
频率单位默认Hz（500-20KHz）
占空比范围（0.1-0.9）(Control PWM output with three keys
Key0 controls display/change frequency or duty cycle optionally
Key1 controls the increase
Key2 controls are reduced
Digital tube display frequency or duty ratio
Frequency unit default Hz (500-20khz)
Duty cycle range (0.1-0.9))
- 2020-06-17 15:42:35下载
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cordic 的verilog 代码
这是一个关于 VLSI 设计项目。主题是设计用于CORDIC （为 CO纵坐标 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-08-18 23:53:13下载
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数字频率计
设计一简易数字频率计，其基本要求是：
1)测量频率范围0～999999Hz；
2)最大读数999999HZ,闸门信号的采样时间为1s；.
3)被测信号可以是正弦波、三角波和方波；
4)显示方式为6位十进制数显示；
5）具有超过量程报警功能。
5)输入信号最大幅值可扩展。
6）测量误差小于+-0.1%。
7)完成全部设计后，可使用EWB进行仿真，检测试验设计电路的正确性。(The basic requirements of designing a simple digital frequency meter are:
1) The measuring frequency range is 0-999999 Hz.
2) The maximum reading is 999999HZ, and the sampling time of gate signal is 1 s.
3) The measured signal can be sine wave, triangle wave and square wave.
4) The display mode is 6-bit decimal number display.
5) It has alarm function beyond range.
5) The maximum amplitude of input signal can be expanded.
6) The measurement error is less than +0.1%.
7) After completing all the design, EWB can be used to simulate and test the correctness of the circuit.)
- 2019-06-20 12:47:51下载
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verilog
关于USB开发的verilog开发程序，非常的全面，学习FPGA开发时用得着。(About USB development verilog development process, very comprehensive, learning FPGA development time worthwhile.)
- 2013-12-26 18:29:35下载
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