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verilog实现的RS译码器

于 2022-08-03 发布 文件大小:13.94 kB
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代码说明:

verilog实现的RS(204,188)译码器,包括各个模块详细的功能说明,已经通过仿真验证,亲测可用

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  • tdc
    线性伸展TDC的verilog,包含门级网表(TDC linear stretch of verilog, includes gate-level netlist)
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  • shukongfenpinqi
    数控分频器的设计 数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,例3的数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与预置数加载输入信号相接即可。(NC NC divider divider design of its function is when the input given different input data, input the clock signal will have different frequency than, for example 3 is to use the NC prescaler count preset value of the adder parallel counter design is completed, the method is to count the number of overflow bit with preset load to the input signal phase.)
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    步进电机驱动,32等级速度,带加减速度控制。verilog编写。(step motor driver,32 level speed.)
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